KR20070016371A - 리세스 채널을 갖는 트랜지스터 형성방법 - Google Patents

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Abstract

본 발명은 리세스 채널을 갖는 트랜지스터 형성방법에 관한 것으로, 게이트 형성시 리세스 게이트 영역과 미스 얼라인되는 경우 리세스 게이트 채널 영역이 손실된 것을 보상하기 위해, 리세스 게이트 패턴을 형성하기 전에 게이트 폴리실리콘층을 적층함으로써 LPC 영역과 게이트 영역간의 단차를 형성하여 문턱전압의 변화와 리프레쉬 특성이 열화되는 것을 방지하여 소자의 특성을 향상시킬 수 있도록 하는 기술이다.
게이트, 리세스

Description

리세스 채널을 갖는 트랜지스터 형성방법{Method for forming transistor with recess channel}
도 1 내지 도 4는 종래기술에 따른 리세스 채널을 갖는 트랜지스터 형성방법을 도시한 공정단면도 및 평면도.
도 5 내지 도 9는 본 발명에 따른 리세스 채널을 갖는 트랜지스터 형성방법을 도시한 공정단면도 및 평면도.
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 상세하게는 리세스 채널을 갖는 게이트형 트랜지스터 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(Channel length)도 동시에 매우 짧아지고 있다. 채널 길이가 짧아짐에 따라, 일반적인 트랜지스터 구조에서는 트랜지스터의 문턱 전압(Threshold voltage)이 급격히 낮아지는 이른바, 단채널 효과(Short channel effect)가 현저하게 증가하는 문제점이 있다. 이러한 문제를 해결하기 위해 실리콘 기판에 홈을 형성하여 리세스된 게이트 전극 구조를 갖는 트랜지스터를 제조함으로써, 채널 길이를 길게 형성하려는 시도가 진 행되어 왔다.
한편, 소자의 집적도가 증가함에 따라 게이트 전극(Gate electrode)으로 저항이 매우 낮은 물질을 요구하고 있으며, 저저항 전극의 대표적인 예는 텅스텐 실리사이드, 텅스텐 나이트라이드, 티타늄 나이트라이드 또는 텅스텐 등이 있으며, 통상적으로 이들 물질을 폴리실리콘 위에 증착하여 게이트 전극의 전체 저항을 낮출 수 있다.
도 1 내지 도 4는 종래기술에 따른 리세스 채널을 갖는 트랜지스터 형성방법을 도시한 공정단면도 및 평면도이다.
먼저, 도 1과 같이 리세스 게이트용 패턴(미도시)으로 소정 두께의 소자분리막(11)을 구비한 반도체 기판(13)을 식각하여 리세스 게이트 영역(미도시)을 형성하고, 상기 리세스 게이트 영역을 매립하는 평탄화된 폴리실리콘층(15)을 800∼1100Å의 두께 범위로 형성한다.
다음으로, 도 2와 같이 상기 폴리실리콘층(15) 상부에 게이트 도전막(17) 및 하드마스크용 질화막(19)을 적층한다.
다음으로, 도 3과 같이 상기 하드마스크용 질화막(19) 상부에 감광막(미도시)을 도포하고, 게이트 마스크 패턴(미도시)을 이용하여 상기 감광막을 노광 및 현상하여 감광막 패턴(21)을 형성한다.
다음으로, 도 4와 같이 상기 감광막 패턴(21)을 마스크로 상기 하드마스크용 질화막(19), 상기 게이트 도전막(17) 및 상기 폴리실리콘층(15)을 식각하여 게이트(23)를 형성한다.
상술한 종래 기술에 따른 리세스 채널을 갖는 트랜지스터 형성방법에 있어서, 게이트 형성시 리세스 게이트 영역과 미스 얼라인되는 경우 리세스 게이트 채널 영역이 손실되어 트랜지스터의 채널 길이가 감소되므로, 이에 따라 문턱전압이 변화되고, 리프레쉬 특성이 열화되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 리세스 게이트 패턴을 형성하기 전에 게이트 폴리실리콘층을 적층함으로써 발생되는 LPC 영역과 게이트 영역간의 단차를 통해, 게이트 형성시 리세스 게이트 영역과 미스 얼라인되어 리세스 채널 영역이 손실된 것을 보상할 수 있도록 하는 리세스 채널을 갖는 트랜지스터 형성방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 리세스 채널을 갖는 트랜지스터 형성방법은 소자분리막을 구비한 반도체 기판 상부에 패드 산화막을 형성하는 단계; 패드 산화막 상부에 제 1 폴리실리콘층을 형성하는 단계; 제 1 폴리실리콘층 상부에 버퍼 산화막을 형성하는 단계; 리세스 게이트 마스크로 상기 결과물 및 반도체 기판을 소정깊이 식각하여 리세스 게이트 영역을 형성하는 단계; 리세스 게이트 영역을 매립하는 제 2 폴리실리콘층을 전면에 형성하고, 이를 평탄화 식각하여 버퍼 산화막을 노출시키는 단계; 버퍼 산화막을 제거하는 단계; 상기 구조물 상부에 게이트 금속층 및 평탄화된 하드마스크층을 순차적으로 형성하는 단계; 및 게이트 마스크를 이용한 사진식각 공정으로 하드마스크층, 게이트 금속층, 제 2 폴리실리콘층 및 제 1 폴리실리콘층을 순차적으로 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 5 내지 도 9는 본 발명에 따른 리세스 채널을 갖는 트랜지스터 형성방법을 도시한 공정단면도 및 평면도이다.
먼저, 도 5와 같이 소자분리막(101)을 구비한 반도체 기판(103) 상부에 패드 산화막(105)을 형성하고, 상기 패드 산화막(105) 상부에 제 1 폴리실리콘층(107)을 형성한다.
이때, 상기 소자분리막(101)은 STI(Shallow Trench Isolation) 공정으로 형성되는 것이 바람직하며, 상기 제 1 폴리실리콘층(107)은 700∼1000Å의 두께로 형성되는 것이 바람직하다.
그 다음, 상기 제 1 폴리실리콘층(107) 상부에 버퍼 산화막(109)을 형성한다.
이때, 상기 버퍼 산화막(109)은 140∼160Å의 두께로 형성되는 것이 바람직하다.
그 다음, 도 6과 같이 리세스 게이트 마스크 패턴(111)으로 도 6과 같은 결과물이 형성된 반도체 기판(103)을 소정 깊이 식각하여 리세스 게이트 영역(미도시)을 형성하고, 상기 리세스 게이트 마스크 패턴(111)을 제거한다.
이후, 상기 리세스 게이트 영역의 표면에 게이트 절연막(112)을 형성한다.
그 다음. 도 7과 같이 상기 리세스 게이트 영역을 매립하는 제 2 폴리실리콘층(113)을 전면에 형성한다.
이후, 상기 제 2 폴리실리콘층(113)을 평탄화 식각하여 상기 버퍼 산화막(109)을 노출시킨다.
이때, 상기 버퍼 산화막(109)이 50∼100Å의 두께가 남도록 식각하는 것이 바람직하다.
또한, 상기 평탄화는 기계적 연마(CMP;Chemical Mechanical Polishing) 또는 에치백(etch-back)방법 등으로 수행되는 것이 바람직하다.
이후, 상기 버퍼 산화막(109)을 제거하면, LPC 가 형성되는 영역의 폴리실리콘층이 700∼1000Å의 두께로 형성되고, 게이트가 형성되는 영역의 폴리실리콘층은 800∼1100Å의 두께로 형성되어 단차가 발생된다.
그 다음, 도 8과 같이 상기 구조물 상부에 게이트 금속층(115) 및 평탄화된 하드마스크층(117)을 순차적으로 형성한다.
이때, 게이트 금속층(115)은 텅스텐(W) 또는 텅스텐 실리사이드(WSix) 재질로 형성되고, 상기 하드마스크층(117)은 질화막으로 형성되는 것이 바람직하다.
이후, 상기 하드마스크층(117) 상부에 감광막(미도시)을 도포하고, 게이트 마스크 패턴(미도시)을 이용하여 상기 감광막을 노광 및 현상하여 감광막 패턴(119)을 형성한다.
그 다음, 도 9와 같이 상기 감광막 패턴(119)을 마스크로 상기 하드마스크층(117), 상기 게이트 금속층(115), 상기 제 2 폴리실리콘층(113) 및 상기 제 1 폴리 실리콘층(107)을 순차적으로 식각하여 게이트(121)를 형성한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 리세스 채널을 갖는 트랜지스터 형성방법은 리세스 게이트 패턴을 형성하기 전에 게이트 폴리실리콘층을 적층함으로써 LPC 영역과 게이트 영역간의 단차를 발생시켜, 게이트 형성시 리세스 게이트 영역과 미스 얼라인되어 게이트 채널 영역이 손실되는 경우 이러한 단차로 인해 채널 길이가 확보되어 미스 얼라인에 따른 채널 영역의 손실을 보상할 수 있으며, 이에 따라 문턱전압의 변화와 리프레쉬 특성이 열화되는 것을 방지하여 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
또한, 종래의 리세스 채널을 갖는 트랜지스터의 제조방법에서 신규 장비의 투자나 새로운 공정 기술의 개발 없이 LPC 영역과 게이트 영역간의 단차를 형성할 수 있어 공정의 안정화 및 소자의 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 소자분리막을 구비한 반도체 기판 상부에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상부에 제 1 폴리실리콘층을 형성하는 단계;
    상기 제 1 폴리실리콘층 상부에 버퍼 산화막을 형성하는 단계;
    리세스 게이트 마스크로 상기 결과물 및 상기 반도체 기판을 소정깊이 식각하여 리세스 게이트 영역을 형성하는 단계;
    상기 리세스 게이트 영역을 매립하는 제 2 폴리실리콘층을 전면에 형성하고, 이를 평탄화 식각하여 상기 버퍼 산화막을 노출시키는 단계;
    상기 버퍼 산화막을 제거하는 단계;
    상기 구조물 상부에 게이트 금속층 및 평탄화된 하드마스크층을 순차적으로 형성하는 단계; 및
    게이트 마스크를 이용한 사진식각 공정으로 상기 하드마스크층, 상기 게이트 금속층, 상기 제 2 폴리실리콘층 및 상기 제 1 폴리실리콘층을 순차적으로 식각하여 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  2. 제 1 항에 있어서, 상기 소자분리막은 STI(Shallow Trench Isolation) 공정으로 형성되는 것을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  3. 제 1 항에 있어서, 상기 제 1 폴리실리콘층은 700∼1000Å의 두께로 형성되는 것을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  4. 제 1 항에 있어서, 상기 버퍼 산화막은 140∼160Å의 두께로 형성되는 것을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  5. 제 1 항에 있어서, 상기 리세스 게이트 영역 표면에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  6. 제 1 항에 있어서, 상기 리세스 게이트 마스크는 활성 영역과 중첩되는 게이트 영역을 노출시키는 형태로 형성되는 것을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
  7. 제 1 항에 있어서, 상기 게이트 금속층은 텅스텐(W) 또는 텅스텐 실리사이드(WSix) 재질로 형성되고, 상기 하드마스크층은 질화막으로 형성되는 것을 특징으로 하는 리세스 채널을 갖는 트랜지스터 형성방법.
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