KR100682217B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 게이트 폴리실리콘층 패턴과 하드 마스크층 패턴을 포함한 워드 라인(Word line) 패턴과, 그 측벽에 하부는 산화막이고 상부는 질화막으로 형성한 스페이서(Spacer)를 포함한 워드 라인을 형성함으로써 워드 라인과 이와 인접한 랜딩 플러그 폴리(Landing plug poly) 사이의 기생 캐패시턴스(Capacitance)를 감소시켜 소자 특성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 2j는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상부에 게이트 폴리실리콘층 패턴과 하드 마스크층 패턴을 포함한 워드 라인 패턴과, 그 측벽에 하부는 산화막이고 상부는 질화막으로 형성한 스페이서를 포함한 워드 라인을 형성함으로써 워드 라인과 이와 인접한 랜딩 플러그 폴리 사이의 기생 캐패시턴스를 감소시켜 소자 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라, 기생 저항은 소자특성에 현저한 영향을 미친다. 이러한 기생 저항은 반도체 소자의 여러 곳에서 나타나며, 워드 라인과 인접한 랜딩 플러그 폴리 사이에서도 발생한다. 한편, 디자인 룰(Design rule)이 감소함에 따라, 자기-정렬 콘택(Self-aligned contact) 식각이 증가하게 되었고, 자기-정렬 콘택 식각 공정 시 쇼트(short)를 방지하기 위한 스페이서용 질화막의 사용은 증가하게 되었다. 이러한 워드 라인 스페이서로 형성된 질화막은 기생 캐패시턴스의 주원인이 되었다.
도 1은 종래 기술에 따른 반도체 소자의 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 활성영역을 정의하는 소자분리막(20)이 형성된 반도체 기판(10)을 소정 깊이 식각하여 리세스 게이트 영역(미도시)을 형성한 후, 리세스 게이트 영역을 포함한 활성영역의 표면에 게이트 산화막(30)을 형성한다. 이후, 리세스 게이트 영역을 매립하는 게이트 폴리실리콘층 패턴(40)을 게이트 영역 내에 형성하고, 게이트 폴리실리콘층 패턴(40) 상부에 텅스텐층 패턴(50) 및 하드 마스크 질화막 패턴(60)을 순차적으로 형성한다.
다음으로, 전체 표면 상부에 질화막(미도시)을 형성하고, 활성영역을 노출할 때까지 랜딩 플러그 콘택(LPC) 자기-정렬(Self-aligned) 식각 공정으로 질화막을 식각하여 LPC 홀과 측벽 스페이서(70)가 형성된 게이트(75)를 형성한다. 그 다음, 전체 표면에 게이트(75)를 매립하는 폴리실리콘층을 형성하고, 게이트(75) 상부의 하드 마스크 질화막 패턴(60)을 노출할 때까지 폴리실리콘층을 평탄화 식각하여 랜딩 플러그 폴리(LPP: Landing plug poly)를 분리한다.
그러나 상술한 종래 기술에 따른 반도체 소자의 제조 방법은 LPC 자기정렬 식각 시 게이트와 LPP 사이의 쇼트(short) 방지를 위하여 스페이서로 질화막을 사용함으로써 게이트 주위에 질화막에 의한 기생 캐패시턴스(Capacitance)가 크게 증가하였다. 이로 인해 트랜지스터 구동을 위한 워드 라인 인가 시간에 영향을 미치 고, 비트 라인 캐패시턴스가 증가 된다. 결국, 센스 앰프의 능력 감소와 같은 소자의 신뢰성을 떨어뜨리는 문제가 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 반도체 기판 상부에 게이트 폴리실리콘층 패턴과 하드 마스크층 패턴을 포함한 워드 라인 패턴과, 그 측벽에 하부는 산화막이고 상부는 질화막으로 형성한 스페이서를 포함한 워드 라인을 형성함으로써 워드 라인과 이와 인접한 랜딩 플러그 폴리 사이의 기생 캐패시턴스를 감소시켜 소자 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 활성영역을 정의하는 소자분리막이 형성된 반도체 기판 상부에 산화막을 형성하는 단계와, (b) 리세스 게이트 영역을 정의하는 식각 마스크로 산화막 및 소정 깊이의 반도체 기판을 식각하여 산화막 패턴 및 리세스 게이트 영역을 형성하는 단계와, (c) 식각 마스크를 제거하는 단계와, (d) 리세스 게이트 영역의 표면에 게이트 절연막을 형성하고, 리세스 게이트 영역과 산화막 패턴을 매립하는 도전층을 형성하는 단계와, (e) 산화막 패턴을 노출할 때까지 도전층을 평탄화 식각하여 게이트 도전층 패턴을 형성하는 단계와, (f) 게이트 도전층 패턴 상부에 게이트 금속층 패턴과 하드 마스크층 패턴을 순차적으로 형성하여 게이트 패턴을 형성하는 단계와, (g) 게이트 패턴을 포함하는 전체 표면 상부에 질화막을 형성한 후, 전체 표면을 매립하는 평탄화된 절연막을 형성하는 단계와, (h) 랜딩 플러그 콘택(LPC: Landing plug contact) 마스크로 LPC 영역의 절연막, 질화막 및 산화막 패턴을 제거하여 LPC 홀과 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
삭제
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2j는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상에 활성 영역을 정의하는 소자분리막(120)을 형성하고, 전체 표면에 B11과 BF2와 같은 이온을 주입하여 웰 영역(미도시)을 형성한다.
도 2b를 참조하면, 전체표면 상부에 버퍼 산화막(123)을 형성한다. 여기서, 버퍼 산화막(123)의 두께는 약 800~900Å인 것이 바람직하다.
도 2c를 참조하면, 버퍼 산화막(123) 상부에 리세스 게이트 영역을 정의하는 감광막 패턴(125)을 형성한다. 다음으로, 감광막 패턴(125)을 식각 마스크로 버퍼 산화막(123)과 반도체 기판(110)을 반도체 기판으로부터 소정 두께만큼 식각하여 버퍼 산화막 패턴(123a)과 리세스 게이트 영역(127)을 형성한다. 여기서, 버퍼 산화막(123)과 반도체 기판(110)에 대한 식각 공정은 건식 식각 방법으로 수행되는 것이 바람직하다.
도 2d를 참조하면, 감광막 패턴(125)을 제거하고, 노출된 리세스 게이트 영역(127)의 표면에 게이트 산화막 공정을 수행하여 게이트 산화막(130)을 형성한다. 다음으로, 리세스 게이트 영역(127) 및 버퍼 산화막 패턴(123a)을 매립하는 게이트 폴리실리콘층(137)을 형성한다. 여기서, 게이트 산화막(130)의 두께는 50~60Å이고, 게이트 폴리실리콘층(137)의 두께는 약 700~1000Å인 것이 바람직하다.
도 2e를 참조하면, 게이트 폴리실리콘층(137)을 평탄화하여 버퍼 산화막 패턴(123a)을 노출한다. 다음으로, 전체 표면 상부에 비트 라인 콘택 영역을 정의하는 마스크 패턴(143)을 형성한 후, 이를 이용하여 P31과 같은 이온으로 C-Halo 및 채널 이온 주입공정(145)을 수행하여 채널 이온 주입 영역(미도시)을 형성한다.
도 2f를 참조하면, 마스크 패턴(143)을 제거한 후, 전체 표면 상부에 게이트 금속층(147)과 하드 마스크층(153)을 순차적으로 형성한다. 여기서, 게이트 금속층(147)은 텅스텐 실리콘층이며, 그 두께는 약 800~1200Å이고, 하드 마스크층(153)은 질화막이며, 그 두께는 약 1500~2400Å인 것이 바람직하다.
도 2g를 참조하면, 하드 마스크층(153) 상부에 감광막(미도시)을 도포하고, 게이트 마스크를 이용하여 감광막을 노광 및 현상하여 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 다음으로, 감광막 패턴을 이용하여 하드 마스크층(153)을 식각하여 게이트 상부의 하드 마스크층 패턴(160)을 형성한다. 이후, 감광막 패턴을 제거한 후, 하드 마스크층 패턴(160)을 식각 마스크로 게이트 금속층 (147)을 식각하여 게이트 금속층 패턴(150)을 형성한다. 그 다음, 게이트 금속층 패턴(150) 및 하드 마스크층 패턴(160)의 게이트 패턴(155)을 마스크로 이온 주입공정을 수행하여 활성 영역의 반도체 기판에 소스/드레인 영역(135)을 형성한다. 이때, 게이트 금속층(147)에 대한 식각은 건식 식각 방법인 것이 바람직하다.
도 2h를 참조하면, 게이트 패턴(155)을 포함하는 전체 표면 상부에 게이트 스페이서 역할을 하고 랜딩 플러그 콘택(LPC: Landing plug contact)에 대한 자기정렬 콘택(SAC: Self-aligned contact) 식각 공정 시 식각 장벽으로 사용될 질화막(163)을 형성하고, 게이트 패턴(155)을 매립하는 평탄화된 절연막(165)을 형성한다. 여기서, 절연막(165)은 BPSG(Boron phosphorous silicate glass)층을 이용하여 적층하고, 이를 플로우시켜 갭-필(gap-fill) 특성을 향상시킬 수 있다. 이때, 본원발명의 바람직한 실시 예를 따르면, 게이트 패턴(155)을 매립한 절연막(165)은 토폴로지(topology)가 낮아져 갭-필 특성이 향상됨을 알 수 있다.
도 2i를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성하고, LPC 마스크(미도시)를 이용하여 감광막을 노광 및 현상하여 LPC 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 다음으로, 감광막 패턴을 마스크로 자기-정렬 콘택(SAC) 식각 공정을 수행하여 산화막과 질화막으로 이루어진 스페이서(170)가 형성된 워드 라인(175)과 이들 사이의 반도체 기판(110)을 노출하는 LPC 홀(173)을 동시에 형성한다. 이후, 감광막 패턴을 제거한다. 이때, 본원발명의 바람직한 실시 예에 따라 스페이서(170)의 하부는 미리 형성된 버퍼 산화막 패턴(123a)이고, 상부는 질화막으로 이루어진다.
도 2j를 참조하면, LPC 홀(173)을 매립하는 폴리실리콘층(미도시)을 형성한다. 이후, 워드 라인(175)의 하드 마스크층 패턴(160)을 노출할 때까지 폴리실리콘층, 절연막(165) 및 질화막(163)에 대해 CMP 공정을 수행하여 랜딩 플러그 폴리(180)를 분리하여 트랜지스터를 형성한다.
이후 반도체 소자의 제조 공정은 종래 기술과 동일할 수 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 공정은, 반도체 기판 상부에 게이트 폴리실리콘층 패턴과 하드 마스크층 패턴을 포함한 워드 라인 패턴과, 그 측벽에 하부는 산화막이고 상부는 질화막으로 형성한 스페이서를 포함한 워드 라인을 형성함으로써 워드 라인과 이와 인접한 랜딩 플러그 폴리 사이의 기생 캐패시턴스를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (6)

  1. (a) 활성영역을 정의하는 소자분리막이 형성된 반도체 기판 상부에 산화막을 형성하는 단계;
    (b) 리세스 게이트 영역을 정의하는 식각 마스크로 상기 산화막 및 소정 깊이의 반도체 기판을 식각하여 산화막 패턴 및 리세스 게이트 영역을 형성하는 단계;
    (c) 상기 식각 마스크를 제거하는 단계;
    (d) 상기 리세스 게이트 영역의 표면에 게이트 절연막을 형성하고, 상기 리세스 게이트 영역과 상기 산화막 패턴을 매립하는 도전층을 형성하는 단계;
    (e) 상기 산화막 패턴을 노출할 때까지 상기 도전층을 평탄화 식각하여 게이트 도전층 패턴을 형성하는 단계;
    (f) 상기 게이트 도전층 패턴 상부에 게이트 금속층 패턴과 하드 마스크층 패턴을 순차적으로 형성하여 게이트 패턴을 형성하는 단계;
    (g) 상기 게이트 패턴을 포함하는 전체 표면 상부에 질화막을 형성한 후, 전체 표면을 매립하는 평탄화된 절연막을 형성하는 단계; 및
    (h) 랜딩 플러그 콘택(LPC: Landing plug contact) 마스크로 LPC 영역의 상기 절연막, 상기 질화막 및 상기 산화막 패턴을 제거하여 LPC 홀과 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 산화막의 두께는 800 내지 900Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 (f) 단계는
    상기 게이트 도전층 패턴 및 상기 산화막 패턴 상부에 게이트 금속층과 하드 마스크층을 순차적으로 형성하는 단계;
    상기 하드 마스크층 상부에 게이트 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 상기 하드 마스크층을 식각하여 하드 마스크층 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 제거하고, 상기 하드 마스크층 패턴을 식각 마스크로 상기 게이트 금속층을 식각하여 게이트 금속층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 게이트 금속층에 대한 식각 공정은 건식 식각 방법으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 질화막의 두께는 300 내지 400Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 (h) 단계는
    상기 절연막 상부에 감광막을 도포하는 단계;
    LPC 마스크로 상기 감광막을 노광 및 현상하여 LPC 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 LPC 예정 영역의 상기 절연막, 상기 질화막 및 상기 산화막을 패턴을 제거 LPC 홀과 하부가 산화막으로 이루어진 스페이서가 형성된 워드 라인을 동시에 형성하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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