CN101009284A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括一有源区域、一凹形沟道区域、一储存节点结区域、一栅极绝缘膜、以及一栅电极。该有源区域藉由一形成在半导体衬底中的器件隔离结构所界定，其中该有源区域的侧壁的下部被形成凹形。该凹形沟道被形成在该有源区域之下的半导体衬底中，其中该凹形沟道具有垂直的沟道区域以及水平的沟道区域。该储存节点结区域被形成在该器件隔离结构以及半导体衬底之上。该栅极绝缘膜被形成在包含该凹形沟道区域的有源区域之上。该栅电极被形成在该栅极绝缘膜之上，以填满该凹形沟道区域。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种存储器件。本发明尤其涉及一种半导体器件及其制法，其中蚀刻将形成一储存节点结区域的一有源区域的侧壁的下部分，并且该储存节点结区域的一部份被形成在一器件隔离结构之上以形成一垂直的SOI(绝缘体上硅)沟道区域，藉此加快该器件的写入/读取速度的特性并且改善该器件的刷新特性。
背景技术
当单元晶体管的沟道长度缩短时，单元沟道区域的离子浓度一般会被增高，以便于维持该单元晶体管的阈值(threshold)电压。在该单元晶体管的源极/漏极区域中的电场被增强，因而增加了漏电流，导致DRAM结构的刷新特性劣化。因此，对于其刷新特性有所改善的半导体器件存在着需求。
图1是一种常规半导体器件的简化布局，其中附图标记1、2及3分别代表有源区域、凹形栅极区域以及栅极区域。
请参照图1，该凹形栅极区域2的宽度比该栅极区域3的宽度小距离2D。距离F是在相邻的栅极区域3之间的一段距离。
图2a至2g是描绘一种用于制造一半导体器件的常规方法的简化的剖面图，其中图2a(i)至2g(i)是沿着图1的线I-I′所取的剖面图，而图2a(ii)至2g(ii)是沿着图1的线II-II′所取的剖面图。
请参照图2a，一器件隔离结构50被形成在一具有一垫氧化膜13以及一垫氮化膜15的半导体衬底10之上。
请参照图2b，该垫氮化膜15被移除。离子注入在整个表面之上进行，以在该半导体衬底10中形成阱及离子注入区域(未显示)。一平坦化多晶硅层45被形成在该所产生的结构的整个表面上。
请参照图2c，利用一凹形栅极掩模(未显示)作为一蚀刻掩模蚀刻该多晶硅层45以及垫氧化膜13，以形成一多晶硅层图案45a以及一垫氧化膜图案13a，以界定在图1中所示的凹形栅极区域2。
请参照图2d，蚀刻在图1中所示的凹形栅极区域2中的半导体衬底10的预定厚度，以形成一第一凹槽(recess)53。该多晶硅层图案45a在用于形成该第一凹槽53的工艺期间被移除。此外，因为靠近器件隔离结构50的半导体衬底10的蚀刻速率相对较慢于远离器件隔离结构50的半导体衬底10的蚀刻速率，所以一硅角(horn)被形成在该半导体衬底10靠近器件隔离结构50之处。
请参照图2e，CVD氧化间隙壁47被形成在该第一凹槽53的侧壁以及垫氧化膜图案13a之上。在该第一凹槽53的底部露出的半导体衬底10被蚀刻一预定厚度，以形成一第二凹槽55。
请参照图2f，该些间隙壁47及垫氧化膜图案13a被移除以露出该半导体衬底10。一栅极绝缘膜60被形成在露出的半导体衬底10之上。一填满该第二凹槽55的平坦化栅极导电层65被形成在该栅极绝缘膜60之上。一栅极硬掩模层90被形成在该栅极导电层65之上。在此，该栅极导电层65是一下栅极导电层70以及一上栅极导电层80的堆叠结构。
请参照图2g，利用一栅极掩模(未显示)作为一蚀刻掩模蚀刻该硬掩模层90与栅极导电层65，以形成一栅极99。在此，一个栅极沟道区域(L1+L2+L3)包含垂直的沟道区域L1、L3以及一个水平的沟道区域L2，该栅极沟道区域(L1+L2+L3)被设置在一个将在后续的工艺中形成的储存节点结区域5之下。
该用于形成储存节点结区域5的后续工艺可以藉由已知的半导体工艺来加以达成。
根据上述用于制造一半导体器件的常规方法，该栅极沟道区域的总长度(L1+L2+L3)会依据在该垂直的沟道区域L1、L3的深度上的增加或是该水平的沟道区域L2的宽度上的增加而变长。尤其是，为了增加该水平的沟道区域L2的宽度，用于该第二凹槽的蚀刻工艺可利用一种各向同性蚀刻方法来加以进行。
然而，增加该水平的沟道区域L2的宽度增加沟道的电阻。于是，一个晶体管的总电阻增加。因此，该DRAM器件的读取/写入速度特性会因为该器件的驱动电流降低而变差。
发明内容
本发明涉及一种半导体器件及其制法，其中蚀刻将形成一个储存节点结区域的一有源区域的侧壁的下部分，并且该储存节点结区域的一部份被形成在一器件隔离结构之上以形成一垂直的SOI(绝缘体上硅)沟道区域，藉此加快该器件的写入/读取速度的特性并且改善该器件的刷新特性。
根据本发明的一实施例，一种半导体器件包括：一形成在一半导体衬底中的器件隔离结构，以界定一有源区域，其中该有源区域的侧壁的下部分被形成凹形；一形成在该有源区域之下的半导体衬底中的凹形沟道，该凹形沟道具有垂直的沟道区域以及水平沟道区域；一形成在该器件隔离结构以及半导体衬底之上的储存节点结区域；一形成在包含该凹形沟道区域的有源区域之上的栅极绝缘膜；以及一形成在该栅极绝缘膜之上的栅电极，以填满该凹形沟道区域。
根据本发明的另一个实施例，一种用于制造一半导体器件的方法包括：(a)在一半导体衬底之上形成一垫绝缘膜；(b)利用一器件隔离掩模作为一蚀刻掩模来蚀刻该垫层间(interlayer)绝缘膜以及半导体衬底，以形成一界定一有源区域的沟槽(trench)，其中该有源区域的侧壁的下部分被形成凹形；(c)形成一填入该沟槽的器件隔离结构；(d)在该器件隔离结构已经形成之后，移除该垫绝缘膜以露出该半导体衬底；(e)利用一凹形栅极掩模作为一蚀刻掩模来蚀刻该露出的半导体衬底以形成一凹槽；(f)在该露出的半导体衬底之上形成一栅极绝缘膜；(g)形成一填入该凹槽的栅极导电层；(h)在该栅极导电层之上形成一栅极硬掩模层；以及(i)利用一栅极掩模作为一蚀刻掩模以使得该栅极硬掩模层以与栅极导电层形成图案，以形成一栅极。
附图说明
图1是一种常规半导体器件的简化布局；
图2a至2g是描绘一种用于制造一半导体器件的常规方法的简化的剖面图；
图3是根据本发明的一实施例的一种半导体器件的简化布局；
图4是描绘根据本发明的一实施例的一种半导体器件的简化剖面图；以及
图5a至5g是描绘根据本发明的一实施例的一种用于制造一半导体器件的方法的简化剖面图。
主要器件符号说明
1、101  有源区域
2、102  凹形栅极区域
3、103  栅极区域
5、200  储存节点结区域
10、110 半导体衬底
13、113 垫氧化膜
13a     垫氧化膜图案
15、115 垫氮化膜
45      多晶硅层
45a     多晶硅层图案
50、150 器件隔离结构
53      第一凹槽
47 CVD  氧化间隙壁
55      第二凹槽
60、160 栅极绝缘膜
65      栅极导电层
70、170 下栅极导电层
80、180 上栅极导电层
90、190 栅极硬掩模层
99、199 栅极
117     第一硬掩模层
120     第一沟槽
125     第一间隙壁
130     第二沟槽
135     底切空间
140     第三沟槽
143     缓冲氧化膜
145     第二硬掩模层
147     第二间隙壁
149     光致抗蚀剂膜图案
155     第二凹槽
175    下栅电极
185    上栅电极
195    栅极硬掩模层图案
197    栅电极
210    位线结区域
L1、L3 垂直的沟道区域
L2     水平的沟道区域
具体实施方式
现在将详细参考本发明的示范性实施例。只要有可能的话，相同的附图标记将会在整个附图中被利用来指示相同或类似的部分。应该理解的是，该些实施例是被提供来描述本发明并且使得本发明对于本领域技术人员而言是可行的。于是，在此所述的实施例可以在不脱离本发明的范畴下加以修改。
图3是根据本发明的一实施例的一种半导体器件的简化布局，其中附图标记101、102以及103分别代表一藉由该器件隔离结构150所界定的有源区域、一凹形栅极区域以及一栅极区域。
请参照图3，该凹形栅极区域102的宽度比该栅极区域103的宽度小一距离2D，其中距离F是在相邻的栅极区域103之间的距离。
图4是描绘根据本发明的一实施例的一种半导体器件的简化剖面图，其中图4(i)是沿着根据图3的线I-I′的纵向所取的剖面图，而图4(ii)是沿着根据图3的线II-II′的横向所取的剖面图。
请参照图4，一界定在图3中所示的有源区域101的器件隔离结构150被形成在一半导体衬底110中，其中该有源区域101的侧壁的下部被形成凹形(亦即，有源区域101的侧壁的下部倾斜一角度)。一凹形沟道区域(L1+L2+L3)被形成在图3中所示的凹形栅极区域102之下的半导体衬底110中，并且其包括垂直的沟道区域L1、L3以及水平沟道区域L2。一储存节点结区域200被形成在该器件隔离结构150以及半导体衬底110之上，而一位线结区域210被形成在该半导体衬底110之上。此外，一栅极绝缘膜160被形成在包含该凹形沟道区域(L1+L2+L3)的半导体衬底110之上。一对应于栅极区域103(图3)的栅极199被形成在该栅极绝缘膜160之上。栅极199包括一栅电极197以及一栅极硬掩模层图案195的堆叠结构。在一个实施例中，栅电极197包括一下部栅电极175以及一上部栅电极185的堆叠结构。
在本发明的一个实施例中，该储存节点结区域200在该器件隔离结构150之上的深度XJ等于或小于该储存节点结区域200在该半导体衬底110之上的深度。在一个实施例中，根据该有源区域的凹形的部分，在该垂直沟道区域L1与其相邻的器件隔离结构150之间的半导体衬底110的上部分的厚度等于或大于其下部分的厚度。再者，在图3中所示的有源区域101的纵向上，该水平的沟道区域L2的下部分的宽度等于或大于其上部分的宽度。在某些实施例中，该沟道区域L2的形状是椭圆或是圆形的。
根据本发明的一实施例，垂直的SOI(绝缘体上硅)沟道区域被形成在该垂直的沟道区域L1以及其相邻的器件隔离结构150之间，以便于减少该储存节点结区域200的漏电流。于是，该器件的刷新特性可被改善。在形成有该垂直的SOI沟道区域之下，SCE(短沟道效应)被改善，因而增加了该器件的驱动电流。于是，该器件的读取/写入速度特性可被改善。
图5a至5g是描绘根据本发明的一实施例的一种用于制造一半导体器件的方法的简化剖面图，其中图5a(i)至5g(i)是沿着根据图3的线I-I′的纵向所取的剖面图，而图5a(ii)至5g(ii)是沿着根据图3的线II-II′的横向所取的剖面图。
请参照图5a，一垫氧化膜113、一垫氮化膜115以及一第一硬掩模层117依次形成在一半导体衬底110之上。一光致抗蚀剂膜(未显示)被形成在该第一硬掩模层117之上，并且利用一器件隔离掩模(未显示)而被曝光及显影，以形成一界定在图3中所示的器件隔离区域150的光致抗蚀剂膜图案(未显示)。该第一硬掩模层117、垫氮化膜115、垫氧化膜113以及半导体衬底110的一预定厚度被蚀刻以形成一界定在图3中所示的有源区域101的第一沟槽120。该光致抗蚀剂膜图案接着被移除。在此，该半导体衬底110在该第一沟槽1 20中被蚀刻的预定厚度D1可以根据将在后续的工艺中被形成的储存节点结区域的厚度来加以调整。在一个实施例中，该第一硬掩模层117由氧化膜、多晶硅层或是该氧化膜与多晶硅层的组合所制成。
请参照图5b，一第一绝缘膜(未显示)被形成在所得结构的整个表面上。该第一绝缘膜接着被蚀刻，以在一个藉由该第一沟槽120所界定的堆叠结构的侧壁上形成第一间隙壁125。在该第一沟槽120的底部露出的半导体衬底110的一预定厚度被蚀刻以形成一第二沟槽130。在此，该堆叠结构包括该半导体衬底110、垫氧化膜113、垫氮化膜115以及第一硬掩模层117。用于该第二沟槽130的被蚀刻的半导体衬底110的预定厚度D2也可以根据将在后续工艺中形成的凹形沟道区域的厚度以及该器件隔离结构150的厚度来加以调整，使得相邻的单元晶体管可以电隔离。在一个实施例中，该第一绝缘膜由氧化膜、氧化膜及氮化膜的堆叠结构、或是氧化膜及多晶硅层的堆叠结构所制成。
请参照图5c，在该第二沟槽130的底部露出的半导体衬底110被蚀刻以形成一包含底切空间135的第三沟槽140。在此，该底切空间135是通过蚀刻位于将在后续工艺中形成的储存节点结区域之下的半导体衬底110的预定厚度形成的。在一个实施例中，用于该第三沟槽140的蚀刻工艺利用一种各向同性蚀刻方法执行。在此，在该蚀刻工艺期间，在图3中所示的有源区域101的纵向上的蚀刻速率较快于在图3中所示的栅极区域103的纵向上的蚀刻速率，以便形成该底切空间135。
请参照图5d，移除该第一硬掩模117以及第一间隙壁125。形成一填满包含该底切空间135的第三沟槽140的用于器件隔离的绝缘膜(未显示)。该用于器件隔离的绝缘膜被抛光直到该垫氮化膜115露出为止，以形成一器件隔离结构150。该器件隔离结构150的一预定厚度被蚀刻，以降低该器件隔离结构150的高度。该垫氮化膜115以及垫氧化膜113依序地被移除，以露出该半导体衬底110。一缓冲氧化膜143被形成在该露出的半导体衬底110之上。一光致抗蚀剂膜(未显示)被形成在该所产生的结构的整个表面上，并且利用一露出单元区域的掩模而被曝光及显影，以形成一光致抗蚀剂膜图案(未显示)。利用该光致抗蚀剂膜图案作为一离子注入掩模将杂质离子注入在该整个表面之上，以在该缓冲氧化膜143之下的半导体衬底110中形成阱及沟道离子注入区域(未显示)。该光致抗蚀剂膜图案接着被移除。一平坦化第二硬掩模层145被形成在该所产生的结构的整个表面上。一光致抗蚀剂膜(未显示)被形成在该第二硬掩模层145之上，并且接着利用凹形栅极掩模(未显示)而被曝光及显影，以形成一界定在图3中所示的凹形栅极区域102的光致抗蚀剂膜图案149。在一个实施例中，用于该第一硬掩模层117以及第一间隙壁125的移除工艺是利用湿式蚀刻工艺执行的。用于该器件隔离结构的蚀刻工艺也是利用湿式蚀刻工艺执行的。此外，该第二硬掩模层145由一多晶硅层、一非晶碳膜、氮化膜、SiON膜、或其组合所制成。
请参照图5e，利用该光致抗蚀剂膜图案149作为一蚀刻掩模蚀刻该第二硬掩模层145、缓冲氧化膜143以及半导体衬底110的预定厚度，以形成一第一凹槽(未显示)。该光致抗蚀剂膜图案149以及第二硬掩模层145被移除。一第二绝缘膜(未显示)被形成在该所产生的结构的整个表面上。该第二绝缘膜被蚀刻以在该第一凹槽的侧壁以及缓冲氧化膜143之上形成第二间隙壁147。在该第一凹槽的底部露出的半导体衬底110接着利用该第二间隙壁147作为蚀刻掩模而被蚀刻，以形成一第二凹槽155。在一个实施例中，该光致抗蚀剂膜图案以及第二硬掩模层145是同时被移除的。此外，该第二绝缘膜由氧化膜、氮化膜、或是利用该等膜的组合的堆叠结构所制成。在本发明的一个实施例中，用于该第二凹槽155的蚀刻工艺是利用各向同性蚀刻方法执行的，因而该第二凹槽155的下部的宽度可以等于或大于其上部的宽度。此外，该第二凹槽155的下部的形状是椭圆或是圆形的。
请参照图5f，该些第二间隙壁147以及缓冲氧化膜143被移除以露出该半导体衬底110。一栅极绝缘膜160被形成在该露出的半导体衬底110之上。一填满该第二凹槽155的平坦化的下栅极导电层170被形成在该栅极绝缘膜160之上。一上栅极导电层180以及一栅极硬掩模层190依序形成在该下栅极导电层170之上。在一个实施例中，用于该些第二间隙壁147以及缓冲氧化膜143的移除工艺是利用湿式蚀刻方法执行的。
请参照图5g，利用一栅极掩模(未显示)作为一蚀刻掩模蚀刻该栅极硬掩模层190、上栅极导电层180以及下栅极导电层170，以形成一对应于栅极区域103(图3)的栅极199。在此，该栅极199包括一栅极硬掩模层图案195以及一栅电极197，该栅电极197是一上栅电极185以及一下栅电极175的堆叠结构。在一个实施例中，该下栅极导电层170由一多晶硅层、一SiGe层、或是利用其组合的堆叠结构所制成。在另一实施例中，该上栅极导电层180由一TiN膜、一WN膜、一WSix层、一TiSix层、一Ti层、一W层、或其组合所制成。在此，该储存节点结区域200在该器件隔离结构150之上的厚度XJ可以在用于形成在图5a中所示的第一沟槽120的工艺期间，根据该被蚀刻的半导体衬底110的厚度D1来加以调整。此外，被设置在该储存节点结区域200之下且在该垂直的沟道区域L1以及其相邻的器件隔离结构150之间的半导体衬底110的最小的宽度XD可以根据在图5c中所示的第三沟槽135中的被蚀刻的半导体衬底110的垂直的部分来加以调整。再者，从该下栅电极175至该器件隔离结构150的底部的深度TOX可以根据在图5b中所示的第二沟槽130中的被蚀刻的半导体衬底110的厚度D2以及该器件隔离结构150的厚度来加以调整，使得相邻的单元晶体管可以电隔离。
此外，例如是用于在栅极的侧壁上形成一间隙壁的工艺、用于在有源区域中形成源极/漏极区域的离子注入的工艺、用于形成连接插塞(landingplug)的工艺、用于形成位线接点及位线的工艺、用于形成电容器的工艺、以及用于形成互连的工艺的后续工艺都可被执行。
如上所述，根据本发明的实施例的半导体衬底及其制法提供了：蚀刻将要形成一储存节点结区域的半导体衬底的侧壁的下部，并且在一器件隔离膜之上形成该储存节点结区域的一部分，以形成一垂直的SOI(绝缘体上硅)沟道区域(例如，在储存节点结区域200之下且在该垂直的沟道区域L1与相邻的器件隔离结构150之间的区域)，以减少该储存节点结区域的面积，藉此降低其漏电流。于是，该DRAM结构的刷新特性被改善。
此外，该器件的SCE(短沟道效应)因为该垂直的SOI沟道区域的缘故而被改善。该器件的驱动电流由于降低的阈值电压特性而增大。于是，该DRAM结构的读取/写入速度特性被改善。
再者，由于在该垂直的沟道区域与其相邻的器件隔离结构之间的半导体衬底的宽度是窄的，所以该储存节点结区域的低电场由于较少量的掺杂离子扩散进入该储存节点结区域而被维持。于是，该器件具有改善的刷新特性。
先前针对本发明的各种实施例的说明已经为了举例及说明的目的而被提供。其并非意欲全部列举出或是限制本发明仅止于所揭露的明确的形式，而是依据上述的教示或是从本发明的实施都可以得到对其的修改与变化。该些实施例被选择与描述以便于解说本发明的原理及其实际的应用，以使得本领域的技术人员能够在各种的实施例中以及在适合所思及的特定用途的各种修改下利用本发明。

Claims (20)

1.一种半导体器件，其包括：
形成在半导体衬底中的器件隔离结构，以界定有源区域，其中该有源区域的侧壁的下部被形成凹形；
形成在该有源区域之下的半导体衬底中的凹形沟道区域，该凹形沟道区域具有垂直沟道区域以及水平沟道区域；
形成在该器件隔离结构以及半导体衬底之上的储存节点结区域；
形成在包括该凹形沟道区域的有源区域之上的栅极绝缘膜；以及
形成在该栅极绝缘膜之上的栅电极，以填满该凹形沟道区域。
2.根据权利要求1所述的半导体器件，其中该储存节点结区域在该器件隔离结构之上的厚度等于或小于该储存节点结区域在该半导体衬底之上的厚度。
3.根据权利要求1所述的半导体器件，其中设置在该器件隔离结构与垂直沟道区域之间的衬底被形成凹形，使得该衬底靠近该储存节点结区域的一部份的厚度等于或大于该垂直沟道区域与该器件隔离结构之间的最小宽度。
4.根据权利要求1所述的半导体器件，其中在该有源区域的纵向上，该水平沟道区域的下部的宽度等于或大于该水平沟道区域较靠近该储存节点结的上部的宽度。
5.根据权利要求1所述的半导体器件，其中在该有源区域的纵向上，该水平沟道区域的形状是椭圆或是圆形的。
6.一种用于制造半导体器件的方法，其包括：
(a)在半导体衬底之上形成垫绝缘膜；
(b)蚀刻该垫绝缘膜以及半导体衬底的预定区域，以形成界定有源区域的沟槽，其中该有源区域的侧壁的下部被形成凹形；
(c)形成填入该沟槽的器件隔离结构；
(d)在该器件隔离结构已经形成之后移除该垫绝缘膜以露出该半导体衬底；
(e)利用凹形栅极掩模作为蚀刻掩模来蚀刻该露出的半导体衬底以形成凹槽；
(f)在该露出的半导体衬底之上形成栅极绝缘膜；
(g)形成填入该凹槽的栅极导电层；
(h)在该栅极导电层之上形成栅极硬掩模层；以及
(i)利用栅极掩模作为蚀刻掩模构图该栅极硬掩模层与栅极导电层，以形成栅极。
7.根据权利要求6所述的方法，其中该步骤(b)包括：
(b-1)在该垫绝缘膜之上形成第一硬掩模层；
(b-2)蚀刻该第一硬掩模层、垫绝缘膜以及半导体衬底的预定区域，以形成界定有源区域的第一沟槽；
(b-3)在该第一沟槽的侧壁之上形成间隙壁；
(b-4)利用该第一硬掩模层以及间隙壁作为蚀刻掩模来蚀刻在该第一沟槽中露出的半导体衬底，以形成第二沟槽；以及
(b-5)蚀刻在该第二沟槽中露出的半导体衬底以形成包括底切空间的第三沟槽，其中该半导体衬底在储存节点结区域之下的预定厚度被移除。
8.根据权利要求7所述的方法，其中该第一硬掩模层从由氧化膜、氮化膜、多晶硅层、及其组合所构成的群组中选出。
9.根据权利要求7所述的方法，其中该间隙壁从由氧化膜、氮化膜、多晶硅层及其组合所构成的群组中选出。
10.根据权利要求7所述的方法，其中，在步骤(b-5)中用于该第三沟槽的蚀刻工艺利用各向同性蚀刻方法执行。
11.根据权利要求7所述的方法，其还包括移除该第一硬掩模层以及间隙壁。
12.根据权利要求11所述的方法，其中用于该第一硬掩模层以及间隙壁的移除工艺利用湿式蚀刻方法执行。
13.根据权利要求6所述的方法，其中步骤(e)包括：
(e-1)在该露出的半导体衬底之上形成缓冲氧化膜；
(e-2)在该缓冲氧化膜之上形成平坦化的第二硬掩模层；
(e-3)在该第二硬掩模层之上形成界定凹形栅极区域的光致抗蚀剂膜图案；
(e-4)利用该光致抗蚀剂膜图案作为蚀刻掩模来蚀刻该第二硬掩模层、缓冲氧化膜以及半导体器件的预定厚度以形成凹槽；
(e-5)移除该光致抗蚀剂膜图案以及第二硬掩模层；以及
(e-6)移除该缓冲氧化膜。
14.根据权利要求13所述的方法，其还包括将杂质离子注入到该半导体衬底之中，以在设置在该缓冲氧化膜之下的半导体衬底中形成阱及沟道离子注入区域。
15.根据权利要求13所述的方法，其中该第二硬掩模层从由氮化膜、多晶硅膜、非晶碳膜、SiON膜、及其组合所构成的群组中选出。
16.根据权利要求13所述的方法，其还包括：
在该凹槽的侧壁以及缓冲氧化膜之上形成凹槽侧壁的间隙壁；
利用该些凹槽侧壁的间隙壁作为蚀刻掩模来蚀刻在该凹槽的底部露出的半导体衬底的预定厚度；以及
移除该些凹槽侧壁的间隙壁。
17.根据权利要求16所述的方法，其中该些凹槽侧壁的间隙壁是包括氧化膜及氮化膜的堆叠结构。
18.根据权利要求16所述的方法，其中用于该半导体衬底的蚀刻工艺利用各向同性蚀刻方法执行。
19.根据权利要求18所述的方法，其中在该有源区域的纵向上，该凹槽的下部的形状是椭圆或是圆形的。
20.根据权利要求16所述的方法，其中用于该些凹槽侧壁的间隙壁的移除工艺利用湿式蚀刻方法执行。
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