CN106024640A - 一种沟槽栅器件的制作方法 - Google Patents
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Abstract
本发明公开了一种沟槽栅器件的制作方法，通过采用分步刻蚀工艺，形成相连通的经部分刻蚀的沟槽栅区和经完整刻蚀的隔离区，并填充隔离材料，然后采用原位再次定义沟槽栅区的方式形成沟槽栅，从而彻底消除了原来在沟槽栅与隔离区之间存在的残留硅漏电通路，减小了源漏之间的漏电，并可实现对沟槽栅区与隔离区的同步蚀刻，且与原沟槽栅制造工艺相兼容。
Description
技术领域
本发明涉及半导体器件加工技术领域，更具体地，涉及一种新型沟槽栅器件的制作方法。
背景技术
存储器作为基础核心芯片之一，一直以来被广泛应用于各类电子产品上。其中，非挥发性存储器(Nonvolatile memory，NVM)在断电情况下也可以长期保持数据状态，不会损耗。随着半导体工艺技术尺寸不断向小的方向发展，平面型非挥发性存储器在继续缩小存储器单元面积和减小漏电等方面出现了瓶颈，在器件性能方面也遇到了挑战。沟槽栅式非挥发性存储器的提出和实际开发使用找到了相应的解决方案，但在目前常规工艺的沟槽栅制造过程中碰到了一个现实的问题：器件的源、漏极之间由于存在残留的硅所形成的漏电通道，引起器件性能的下降，从而需要通过增加后续的工艺来解决。
请参阅图1a和图1b，图1a和图1b是现有的一种沟槽栅器件的不同方向剖面示意图，如图1a所示，其显示沟槽栅器件垂直沟道方向的剖面结构，该沟槽栅器件包括：衬底100、位于衬底100上的沟道104、位于沟道104上的沟槽栅栅氧层105和沟槽栅103、位于沟槽栅两端的源区和漏区102以及隔离区101。
然而，现有的上述沟槽栅器件具有以下缺陷：
如图1b所示，其显示沟槽栅器件沿沟道方向的剖面结构，现有隔离工艺技术实施后形成的沟槽栅器件，在源区和漏区102之间的隔离区101、沟槽栅103和沟道104的结合部，存在一个在隔离工艺后由残留硅形成的漏电通道104’，该通道的存在将造成在源区和漏区102之间产生漏电，使该沟槽栅器件性能降低或无法工作。
请参阅图2a和图2b，图2a和图2b是一种理想沟槽栅器件的不同方向剖面示意图，如图2a所示，其显示理想沟槽栅器件垂直沟道方向的剖面结构，其与图1a所示的现有常规沟槽栅器件类似，同样包括：衬底100、位于衬底100上的沟道104、位于沟道104上的沟槽栅栅氧层105和沟槽栅103、位于沟槽栅两端的源区和漏区102以及隔离区101。但不同之处在于，如图2b所示，其显示理想沟槽栅器件沿沟道方向的剖面结构，原形成于隔离区101、沟槽栅103和沟道104结合部的漏电通道104’已不存在，其原有空间被隔离区101完全填补。
因此，改进现有沟槽栅器件的工艺方法，消除图1b所示的漏电通道104’缺陷，形成如图2b所示的理想器件结构，获得无漏电通道的沟槽栅器件制造工艺技术，具有非常重要的意义。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种新型的沟槽栅器件的制作方法，以实现无漏电通道的沟槽栅器件。
为实现上述目的，本发明的技术方案如下：
一种沟槽栅器件的制作方法，包括以下步骤：
步骤S01：提供一具有沟道材料区的半导体衬底，在所述半导体衬底上形成刻蚀阻挡层；
步骤S02：在刻蚀阻挡层上定义出隔离区和有源区，然后对隔离区的半导体衬底进行刻蚀，形成经部分刻蚀的隔离区；
步骤S03：在有源区的刻蚀阻挡层上定义出沟槽栅区，然后对沟槽栅区和隔离区的半导体衬底同时进行刻蚀，形成相连通的经部分刻蚀的沟槽栅区和经完整刻蚀的隔离区；
步骤S04：在器件表面形成一隔离材料层，将隔离区和沟槽栅区填满，并进行平坦化及去除刻蚀阻挡层；
步骤S05：在半导体衬底上原有位置再次定义沟槽栅区，然后向下刻蚀隔离材料层，并停止在沟道材料区，形成沟槽栅开口；
步骤S06：通过沟槽栅开口对沟道材料区进行注入，形成沟槽栅沟道调节，然后在沟槽栅开口内壁形成沟槽栅隔离层以及填充沟槽栅栅极材料，并进行平坦化，形成无漏电通道的沟槽栅；
步骤S07：在沟槽栅两侧的半导体衬底中形成源区和漏区。
优选地，步骤S02中，采用时间控制刻蚀工艺，形成对隔离区的向下部分蚀刻。
优选地，步骤S02中，对隔离区的部分刻蚀深度为隔离区完整刻蚀深度的30％-70％。
优选地，所述沟道材料区的掺杂类型与所述源区和漏区的掺杂类型相反。
优选地，所述刻蚀阻挡层为由氮化硅/二氧化硅的组合形成的硬掩膜材料。
优选地，步骤S04中，所述隔离材料层材料为二氧化硅、氮氧化硅或者高介电常数的绝缘材料。
优选地，步骤S06中，所述沟槽栅栅极材料为导体或掺杂的半导体。
优选地，通过对沟槽栅栅极材料进行预掺杂或与源区和漏区同步掺杂的方式，实现对沟槽栅的掺杂。
优选地，所述半导体衬底为单晶硅、多晶硅、绝缘体上的硅或二氧化硅衬底。
优选地，还包括步骤S08：形成所述源区、漏区、沟槽栅和半导体衬底的引出电极。
从上述技术方案可以看出，本发明通过采用分步刻蚀工艺形成相连通的经部分刻蚀的沟槽栅区和经完整刻蚀的隔离区，并填充隔离材料，然后采用原位再次定义沟槽栅区的方式形成沟槽栅，从而消除了原来在沟槽栅与隔离区之间存在的残留硅漏电通路。本发明的方法具有如下技术优势：
1)源区与漏区之间的漏电通道被彻底消除，可减小源漏之间的漏电；
2)实现对沟槽栅区与隔离区的同步蚀刻；
3)与原沟槽栅制造工艺相兼容。
附图说明
图1a-图1b是现有的一种沟槽栅器件的不同方向剖面示意图；
图2a和图2b是一种理想沟槽栅器件的不同方向剖面示意图；
图3是本发明一较佳实施例的一种沟槽栅器件的制作方法流程图；
图4a-图4j是本发明一较佳实施例中根据图3的方法制作沟槽栅器件的工艺步骤示意图；
图5a-图5j是对应图4a-图4j的各工艺步骤中沟槽栅器件的不同方向剖面示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图3，图3是本发明一较佳实施例的一种沟槽栅器件的制作方法流程图。如图3所示，本发明的一种沟槽栅器件的制作方法，包括以下步骤：
执行步骤S01：提供一具有沟道材料区的半导体衬底，在所述半导体衬底上形成刻蚀阻挡层。
请参阅图4a和图5a。本发明所采用的半导体衬底100可以是单晶硅、多晶硅、绝缘体上的硅或二氧化硅衬底。在半导体衬底中的上层位置形成有掺杂的沟道材料区104。
首先，在半导体衬底100上(即沟道材料区104上)生长形成刻蚀阻挡层106。所述刻蚀阻挡层采用硬掩膜材料，例如可以采用由氮化硅/二氧化硅的组合形成的复合硬掩膜层106。刻蚀阻挡层中氮化硅和二氧化硅的厚度及比例可由刻蚀工艺来具体确定。
执行步骤S02：在刻蚀阻挡层上定义出隔离区和有源区，然后对隔离区的半导体衬底进行刻蚀，形成经部分刻蚀的隔离区。
请参阅图4b和图5b。接着，可通过光刻、刻蚀工艺，在硬掩膜106上定义出隔离区101和有源区。然后，可采用时间控制的方式，通过隔离区的硬掩膜图形开口向下对半导体衬底进行刻蚀，形成对隔离区的向下部分蚀刻，以形成经部分刻蚀的隔离区。作为优选的实施方式，可以将对隔离区的部分刻蚀深度控制在隔离区完整刻蚀深度的30％-70％。
执行步骤S03：在有源区的刻蚀阻挡层上定义出沟槽栅区，然后对沟槽栅区和隔离区的半导体衬底同时进行刻蚀，形成相连通的经部分刻蚀的沟槽栅区和经完整刻蚀的隔离区。
请参阅图4c和图5c。接着，可通过光刻、刻蚀工艺，在有源区的硬掩膜106上定义出沟槽栅区，形成硬掩膜图形开口。
请参阅图4d和图5d。然后，利用沟槽栅区与隔离区的硬掩膜图形开口，向下蚀刻半导体衬底，形成经部分刻蚀的沟槽栅区和经完整刻蚀的隔离区，并且，经过分步刻蚀，可使得沟槽栅区和隔离区形成连通，从而使原来在沟槽栅与隔离区之间存在的残留硅通过刻蚀得以消除，因此消除了沟槽栅与隔离区之间的漏电通路。
执行步骤S04：在器件表面形成一隔离材料层，将隔离区和沟槽栅区填满，并进行平坦化及去除刻蚀阻挡层。
请参阅图4e和图5e。接着，在所形成的隔离区101和沟槽栅区以及硬掩膜上生长或淀积隔离材料，例如可以是二氧化硅、氮氧化硅或者是HigH-K(高介电常数)材料等绝缘材料，形成隔离材料层，并将隔离区和沟槽栅区填满。然后，可通过反向蚀刻或化学机械研磨等方法进行平坦化，将沟槽栅器件表面处理平整，直至硬掩膜层。去除硬掩膜层。
执行步骤S05：在半导体衬底上原有位置再次定义沟槽栅区，然后向下刻蚀隔离材料层，并停止在沟道材料区，形成沟槽栅开口。
请参阅图4f和图5f。接着，可通过光刻工艺，并可利用步骤S03中定义沟槽栅区的相同光刻版，打开沟槽栅区光刻胶，在原有位置再次定义沟槽栅区。然后，通过刻蚀工艺蚀刻隔离材料至沟槽栅区下方的沟道材料层104，形成沟槽栅开口。去除光刻胶。
执行步骤S06：通过沟槽栅开口对沟道材料区进行注入，形成沟槽栅沟道调节，然后在沟槽栅开口内壁形成沟槽栅薄隔离层，以及在沟槽栅开口中填充沟槽栅栅极材料，并进行平坦化，形成无漏电通道的沟槽栅。
请参阅图4g和图5g。接着，可通过沟槽栅开口对沟道材料区104进行注入，形成沟槽栅沟道调节。然后，可通过生长或淀积的方法，至少在沟槽栅开口内壁形成绝缘的沟槽栅隔离层105，例如二氧化硅隔离层。
请参阅图4h和图5h。接着，可通过淀积沟槽栅器件栅极材料103，填满沟槽栅开口。所述沟槽栅栅极材料可以采用导体，或掺杂的半导体例如多晶硅等。
请参阅图4i和图5i。然后，可通过反向蚀刻或化学机械研磨等方法，将沟槽栅材料103表面处理平整，直至隔离材料层101，形成无漏电通道的沟槽栅。
执行步骤S07：在沟槽栅两侧的半导体衬底中形成源区和漏区。
请参阅图4j和图5j。接着，可采用离子注入工艺，形成与沟道材料区104掺杂类型相反的源区和漏区102。例如，若沟道材料区104掺杂类型为N型，则源区和漏区102掺杂类型为P型，反之亦然。然后，可通过高温退火进行源漏激活。
需要说明的是，对沟槽栅的掺杂工艺，可通过对沟槽栅栅极材料进行预掺杂的方式实现，或者也可以采用与源区和漏区同步掺杂的方式实现。
最后，执行步骤S08：形成所述源区、漏区、沟槽栅和半导体衬底的引出电极，完成本发明沟槽栅器件的制作过程。
综上所述，本发明通过采用分步刻蚀工艺形成相连通的经部分刻蚀的沟槽栅区和经完整刻蚀的隔离区，并填充隔离材料，然后采用原位再次定义沟槽栅区的方式形成沟槽栅，从而彻底消除了原来在沟槽栅与隔离区之间存在的残留硅漏电通路，减小了源漏之间的漏电，并可实现对沟槽栅区与隔离区的同步蚀刻，而且可与原沟槽栅制造工艺相兼容。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种沟槽栅器件的制作方法，其特征在于，包括以下步骤：
步骤S01：提供一具有沟道材料区的半导体衬底，在所述半导体衬底上形成刻蚀阻挡层；
步骤S02：在刻蚀阻挡层上定义出隔离区和有源区，然后对隔离区的半导体衬底进行刻蚀，形成经部分刻蚀的隔离区；
步骤S03：在有源区的刻蚀阻挡层上定义出沟槽栅区，然后对沟槽栅区和隔离区的半导体衬底同时进行刻蚀，形成相连通的经部分刻蚀的沟槽栅区和经完整刻蚀的隔离区；
步骤S04：在器件表面形成一隔离材料层，将隔离区和沟槽栅区填满，并进行平坦化及去除刻蚀阻挡层；
步骤S05：在半导体衬底上原有位置再次定义沟槽栅区，然后向下刻蚀隔离材料层，并停止在沟道材料区，形成沟槽栅开口；
步骤S06：通过沟槽栅开口对沟道材料区进行注入，形成沟槽栅沟道调节，然后在沟槽栅开口内壁形成沟槽栅隔离层以及填充沟槽栅栅极材料，并进行平坦化，形成无漏电通道的沟槽栅；
步骤S07：在沟槽栅两侧的半导体衬底中形成源区和漏区。
2.根据权利要求1所述的沟槽栅器件的制作方法，其特征在于，步骤S02中，采用时间控制刻蚀工艺，形成对隔离区的向下部分蚀刻。
3.根据权利要求1或2所述的沟槽栅器件的制作方法，其特征在于，步骤S02中，对隔离区的部分刻蚀深度为隔离区完整刻蚀深度的30％-70％。
4.根据权利要求1所述的沟槽栅器件的制作方法，其特征在于，所述沟道材料区的掺杂类型与所述源区和漏区的掺杂类型相反。
5.根据权利要求1所述的沟槽栅器件的制作方法，其特征在于，所述刻蚀阻挡层为由氮化硅/二氧化硅的组合形成的硬掩膜材料。
6.根据权利要求1所述的沟槽栅器件的制作方法，其特征在于，步骤S04中，所述隔离材料层材料为二氧化硅、氮氧化硅或者高介电常数的绝缘材料。
7.根据权利要求1所述的沟槽栅器件的制作方法，其特征在于，步骤S06中，所述沟槽栅栅极材料为导体或掺杂的半导体。
8.根据权利要求1所述的沟槽栅器件的制作方法，其特征在于，通过对沟槽栅栅极材料进行预掺杂或与源区和漏区同步掺杂的方式，实现对沟槽栅的掺杂。
9.根据权利要求1所述的沟槽栅器件的制作方法，其特征在于，所述半导体衬底为单晶硅、多晶硅、绝缘体上的硅或二氧化硅衬底。
10.根据权利要求1所述的沟槽栅器件的制作方法，其特征在于，还包括步骤S08：形成所述源区、漏区、沟槽栅和半导体衬底的引出电极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |