TW202121665A - 記憶體元件以及其混合間隔物 - Google Patents

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Abstract

一種半導體元件，包括一金屬層以及一間隔物相鄰金屬層設置，其中間隔物包括包含一複合介電材料的一複合介電層，並且複合介電材料的成分包含混合一第一介電材料的成分與一第二介電材料的成分，且第一介電材料與第二介電材料不同。

Description

記憶體元件以及其混合間隔物
本發明係關於一種記憶體元件，且特別係關於一種混合間隔物結構以及具有混合間隔物結構的記憶體元件。
三維（3D）記憶體元件（諸如3D NAND記憶體元件）是有前景的記憶體元件，其潛力在於具有比傳統平面記憶體高得多的存儲密度。3D記憶體元件通常包括各自具有閘極的多層存儲單元，閘極是經由間隔物來與狹縫接觸結構隔離開的。
在3D記憶體元件中，存儲單元的閘極通常是由鎢（W）形成的，而間隔物通常是由氧化矽（SiO2 ）形成的。通常使用化學氣相沉積（CVD）或原子層沉積（ALD）製程來沉積鎢，其中在用於沉積製程的反應氣體中包括六氟化鎢（WF6 ）作為鎢的來源。在沉積製程期間，WF6 分解並且釋放出氟。所釋放的氟可能被俘獲在鎢閘極或塊狀鎢材料本身的空隙中。在隨後的高溫製程或操作期間，所俘獲的氟將逸出氣體並且損壞由氧化矽製成的間隔物或記憶體元件的其它部分，從而導致例如漏電等問題。
本發明提供了一種半導體元件，其包括金屬層和與金屬層相鄰佈置的間隔物。間隔物包括包含複合介電材料的複合介電層。複合介電材料的成分是第一介電材料的成分和與第一介電材料不同的第二介電材料的成分的混合物。
本發明提供了一種形成半導體元件的方法，此方法包括：在基底之上形成金屬層；在金屬層之上形成第一介電層；在第一介電層之上形成第二介電層；以及進行退火處理。第一介電層包括第一介電材料，並且第二介電層包括與第一介電材料不同的第二介電材料。退火處理將與第一介電層和第二介電層之間的介面相鄰的、第一介電層的至少一部分和第二介電層的至少一部分轉換為複合介電層。複合介電層包括複合介電材料，複合介電材料具有作為第一介電材料的成分和第二介電材料的成分的混合物的成分。
同樣根據本發明內容，提供了一種記憶體元件，包括：基底；多個金屬/介電層，其佈置在基底之上並且每一者包括金屬層和金屬間介電層；過孔接觸部，其設置為穿過金屬/介電層；以及間隔物，設置在金屬/介電層與過孔接觸部之間。間隔物包括包含複合介電材料的複合介電層。複合介電材料的成分是第一介電材料的成分和與第一介電材料不同的第二介電材料的成分的混合物。
同樣根據本發明內容，提供了一種形成記憶體元件的方法，此方法包括：在基底之上形成多個金屬/介電層；形成延伸穿過金屬/介電層的開口；至少在開口的內側壁之上形成第一介電層；在第一介電層之上形成第二介電層；以及進行退火處理。第一介電層包括第一介電材料，並且第二介電層包括與第一介電材料不同的第二介電材料。退火處理將與第一介電層和第二介電層之間的介面相鄰的、第一介電層的至少一部分和第二介電層的至少一部分轉換為複合介電層。複合介電層包括複合介電材料，複合介電材料具有作為第一介電材料的成分和第二介電材料的成分的混合物的成分。
下文參考附圖，對本發明內容的實施例中的技術方案進行了描述。貫穿附圖，將盡可能地使用相同的附圖標記指相同或相似的部分。以下所描述的實施例僅僅是本發明內容的實施例中的一些實施例，而不是所有實施例。本領域技術人員基於本發明內容的實施例在沒有進步性的情況下所獲得的其它實施例將落入本發明內容的範圍內。
除非另有定義，否則本文所使用的所有技術和科學術語都具有與本領域普通技術人員通常所理解的相同或相似的含義。如本文所描述的，在本發明內容的說明書中使用的術語旨在描述示例性實施例，而不是限制本發明內容。
如本文中所使用的，當第一部件被稱為“固定於”第二部件時，意指是第一部件可以直接連接到第二部件，或者可以經由另一部件間接地連接到第二部件。當第一部件被稱為“連接”到第二部件時，意圖是第一部件可以直接連接到第二部件，或者可以經由在它們之間的第三部件間接地連接到第二部件。本文所使用的術語“垂直（vertical）”、“水準”、“垂直於（perpendicular）”、“左”、“右”和類似表達僅旨在用於描述的目的。本文所使用的術語“和/或”包括所列出的一個或多個相關專案的任何合適的組合。
在本發明內容中，值或值的範圍可以意指期望的、目標的或標稱的值或值的範圍，並且可以包括輕微的變化。與值相關聯的術語“大約（about）”或“近似（approximately）”可以允許例如在此值的10％內的變化（例如此值的±10%、±20%、或±30%）、或如本領域普通技術人員所理解的另一適當的變化。與狀態相關聯的術語“大約”或“近似”可以允許與狀態的輕微偏離。例如，第一部件近似垂直於第二部件可以指示第一部件完全垂直於第二部件或者稍微偏離垂直於第二部件，並且第一部件與第二部件之間的角度可以在例如從80°到100°的範圍或本領域普通技術人員所理解的另一適當的範圍內。
圖1繪示本發明較佳實施例中部分半導體元件的剖面示意圖。一半導體元件100可以是例如一記憶體元件，諸如一三維（3D）NAND型記憶體元件。如圖1所示，半導體元件100包括一金屬層110和與金屬層110相鄰佈置的一混合間隔物120。在圖1所示的示例中，混合間隔物120形成在金屬層110的一上表面上。在一些其它實施例中，混合間隔物120可以形成在金屬層110的另一表面（諸如金屬層110的側面）之上，或者形成在金屬層110的不止一個表面之上。此外，在圖1中所示的示例中，混合間隔物120與金屬層110直接接觸。在一些其它實施例中，混合間隔物120或混合間隔物120的一部分可以經由另一中間層（諸如薄緩衝層）或空隙空間與金屬層110隔開。
金屬層110可以包括金屬，並且可以用作例如半導體元件100的閘極。在金屬層110的形成期間，來自金屬的、不同於金屬原子的一些殘留原子可能保留在金屬層110中或者被形成在金屬層110中的空隙所俘獲。這些殘留原子可能遷移到半導體元件100的其它部分，並且導致這些部分的性質或功能劣化，或者甚至可能損壞這些部分。例如，金屬層110可以包括鎢（W），並且金屬層110可以經由使用六氟化鎢（WF6 ）作為鎢的來源的化學氣相沉積（CVD）製程或原子層沉積（ALD）製程來形成。氟（F）原子可能保留在鎢金屬層110中或者被鎢金屬層110中的空隙所俘獲。
需要防止殘留原子從金屬層110遷移到半導體元件100的其它部分，例如氟（F）原子從鎢金屬層的遷移，以避免對半導體元件100的其它部分的損壞以及半導體元件100的性能的劣化。與本發明內容相一致地，混合間隔物120可以至少部分地或者甚至完全阻止諸如氟（F）原子之類的殘留原子遷移到半導體元件100的其它部分。
如圖1所示，混合間隔物120包括：在混合間隔物120的靠近金屬層110的一側的第一介電層122、在混合間隔物120的遠離金屬層110的另一側的一第二介電層124、以及夾在第一介電層122與第二介電層124之間的一複合介電層126。
根據本發明內容，第一介電層122和第二介電層124可以包括不同的介電材料。複合介電層126可以包括複合材料，此複合材料是第一介電層122的第一介電材料和第二介電層124的第二介電材料的複合物。例如，複合材料的成分可以是第一介電層122和第二介電層124的介電材料的成分的混合物。複合介電層126的複合材料因此也被稱為複合介電材料。在一些實施例中，複合介電層126可以經由例如將彼此接觸（例如在第一介電材料的層與第二介電材料的層之間的介面處）而形成的第一介電材料的層和第二介電材料的層退火而形成。在一些實施例中，複合介電材料可以具有比第一介電材料和第二介電材料更高的緻密性（其用於材料中的原子堆積的緊密程度），並且因此具有更高的氣密性。
在一些實施例中，第一介電層122可以包括例如包含氧化鋯（ZrO2 ）的一氧化鋯層，並且第二介電層124可以包括例如包含氧化矽（SiO2 ）的一氧化矽層。相應地，複合介電層126可以包括Zr-O-Si（鋯-氧-矽）複合氧化物的一Zr-O-Si（鋯-氧-矽）複合氧化物層，此複合氧化物也可以表示為Zrx OSiy ，其中x和y指示複合氧化物中的Zr和Si的摩爾量（例如，成比例）。在一些實施例中，複合氧化物中的Zr+Si與O的摩爾比與氧化鋯中的Zr與O的摩爾比或者氧化矽中的Si與O的摩爾比大致相同。即，在這些實施例中，Zr-O-Si（鋯-氧-矽）複合氧化物的化學式可以寫為Zrz O2 Si(1-z) ，其中z大於零且小於1。
Zr-O-Si（鋯-氧-矽）複合氧化物阻止氟（F）原子遷移的能力（即，抵抗氟（F）侵蝕的能力）可以取決於Zr-O-Si（鋯-氧-矽）複合氧化物的氣密性，此氣密性可以取決於Zr-O-Si（鋯-氧-矽）複合氧化物的緻密性。具有更高的緻密性的Zr-O-Si（鋯-氧-矽）複合氧化物可以具有更高的抵抗氟（F）侵蝕的能力。在一些實施例中，Zr-O-Si（鋯-氧-矽）複合氧化物的緻密性可以取決於複合氧化物中的Zr與Si的摩爾比。Zr和Si的原子配位數分別為8和4。因此，當Zr-O-Si（鋯-氧-矽）複合氧化物層中的Zr和Si共用每個O原子時，Zr-O-Si（鋯-氧-矽）複合氧化物可以具有其中Zr與Si的最大比例為1: 2的Zr-O-Si化學鍵。即，Zr與Si的摩爾比x: y為1: 2。在這種條件下，Zr-O-Si（鋯-氧-矽）複合氧化物層具有最大的緻密性，並且由此對氟（F）原子的侵蝕具有最強的抵抗力，因此可以最有效地阻止氟（F）原子遷移。在一些實施例中，Zr-O-Si（鋯-氧-矽）複合氧化物層中的Zr與Si的摩爾比可以例如在從近似0.3至近似0.7的範圍內，在從近似0.4至近似0.6的範圍內或者在從近似0.45至近似0.55的範圍內。在一些實施例中，Zr-O-Si（鋯-氧-矽）複合氧化物層中的Zr與Si的摩爾比可以是例如近似0.5。
在一些實施例中，可以經由對包括彼此堆疊形成的ZrO2 （二氧化鋯）層和SiO2 （二氧化矽）層的複合層執行退火處理，來形成Zr-O-Si（鋯-氧-矽）複合氧化物層。在本發明內容中，這種複合層也被稱為ZrO2 -SiO2 複合層。Zr-O-Si（鋯-氧-矽）複合氧化物層可以例如形成在ZrO2 層與SiO2 層之間的介面處。Zr-O-Si（鋯-氧-矽）複合氧化物層中的Zr與Si的摩爾比可以取決於退火處理的時間長度（時間段）和溫度。在一些實施例中，退火時間可以在從近似30分鐘至近似6小時的範圍內，並且退火溫度可以在從近似500 °C至近似1000 °C的範圍內。例如，可以將ZrO2 -SiO2 複合層在近似800 °C下退火達近似3小時。退火時間和退火溫度的不同組合可以導致大致相同的Zr與Si的摩爾比。例如，為了獲得相同的Zr與Si的摩爾比，可以在較低的溫度下將ZrO2 -SiO2 複合層退火達較長的時間段，或者在較高的溫度下將ZrO2 -SiO2 複合層退火達較短的時間段。
在一些實施例中，如圖1所示，半導體元件100還包括佈置在混合間隔物120上的一導電層130。導電層130可以包括例如半導體材料（諸如多結晶矽，也被簡稱為“多晶矽”）和/或金屬（諸如鎢）。在一些情況下，可能需要金屬層110與導電層130之間的良好電絕緣性。ZrO2 （二氧化鋯）層122中的ZrO2 和Zr-O-Si（鋯-氧-矽）複合氧化物層126中的Zrx OSiy 可以具有比SiO2 （二氧化矽）層124中的SiO2 更高的介電常數。因此，與僅由SiO2 製成的間隔物相比，與本發明內容一致的混合間隔物120可以具有更好的絕緣性能，並且可以更好地防止在金屬層110與導電層130之間的漏電。另一方面，為了實現相同的絕緣性能，與本發明內容一致的混合間隔物120可以具有較小的厚度，這可以有助於進一步減小半導體元件100的尺寸或者增加集成度。
圖2A-2F繪示本發明較佳實施例中形成半導體元件的製程的剖面示意圖。如圖2A所示，形成金屬層110。金屬層110可以沉積在例如一基底（未繪示）之上，基底可以是一半導體基底（例如，矽基底）、介電質基底（例如，氧化矽基底）或包括不同材料的複合基底（例如，矽覆絕緣（SOI）基底）。在一些實施例中，金屬層110可以是鎢層，並且形成金屬層110可以包括經由使用WF6 作為W來源的CVD製程或ALD製程來沉積鎢層。
如圖2B所示，在金屬層110之上形成包含第一介電材料的一第一介電層122’（也被稱為“第一原始介電層”或“第一介電反應層”）。在一些實施例中，第一介電材料可以包括ZrO2 ，並且ZrO2 層可以是經由例如使用四丁氧基鋯（Zr(OC4 H9 )4 ）作為反應源並且例如在從近似300 °C至近似500 °C的範圍內的溫度下的CVD製程來形成。
如圖2C所示，在第一原始介電層122’之上形成包含第二介電材料的一第二介電層124’（也被稱為“第二原始介電層”或“第二介電反應層”）。在一些實施例中，第二介電材料可以包括SiO2 ，並且SiO2 層可以經由例如CVD製程來形成。
如圖2D所示，在升高的溫度下執行退火處理達一定時間段。退火處理可以例如在用於形成第一原始介電層122’和/或第二原始介電層124’的同一反應室中進行，或者在單獨的退火室中進行。在退火處理期間，在第一原始介電層122’和第二原始介電層124’之間的介面附近的第一介電材料和第二介電材料可以彼此反應以形成複合介電材料。因此，第一原始介電層122’與第一原始介電層122’介面相鄰的至少一部分和第二原始介電層124’與第二原始介電層124’介面相鄰的至少一部分變為複合介電層126。複合介電層126的成分和厚度可以取決於各種因素，例如退火溫度和/或退火時間。第一原始介電層122’的其餘部分構成第一介電層122，而第二原始介電層124’的其餘部分構成第二介電層124。因而，如圖2E所示，形成包括第一介電層122、第二介電層124和複合介電層126的混合間隔物120。在一些其它實施例中，第一原始介電層122’和第二原始介電層124’中的一者或兩者可以完全轉換為複合介電材料，並且所得到的間隔物將包括第一介電層122和第二介電層124中的一者以及複合介電層126，或者僅包括複合介電層126。
在第一介電材料包括ZrO2 並且第二介電材料包括SiO2 的實施例中，在ZrO2 層與SiO2 層之間的介面附近的ZrO2 和SiO2 可以彼此反應以形成Zr-O-Si（鋯-氧-矽）複合氧化物層。在一些實施例中，用於形成Zr-O-Si（鋯-氧-矽）複合氧化物層的退火時間可以在從近似30分鐘至近似6小時的範圍內，並且退火溫度可以在從近似500 °C至近似1000 °C的範圍內。例如，可以將包括ZrO2 的第一原始介電層122’和SiO2 的第二原始介電層124’的複合層在近似800 °C下退火達近似3小時。作為退火製程的結果，在複合介電層126中的Zr-O-Si（鋯-氧-矽）複合氧化物的Zr與Si的摩爾比可以例如為近似1: 2，並且在複合介電層126中的Zr-O-Si（鋯-氧-矽）複合氧化物的Zr+Si與O的摩爾比可以例如為近似1: 2。
在一些實施例中，如圖2F所示，在混合間隔物120之上形成一導電層130。導電層130可以包括一種或多種合適的材料和/或一個或多個子層，並且可以使用相應合適的方法來形成。例如，導電層130可以包括具有與金屬層110相同的金屬材料（諸如鎢）的金屬層，並且可以使用與用於形成金屬層110的方法類似的方法來形成。作為另一示例，導電層130可以包括多晶矽層並且可以經由例如CVD製程來形成。作為另外的示例，導電層130可以包括彼此堆疊或並排佈置的金屬子層和多晶矽子層。
在以上圖2A-2F描述的實施例中，經由使包括第一原始介電層122’（例如ZrO2 層）和第二原始介電層124’（例如SiO2 層）的複合層受退火處理，以將第一原始介電層122’和第二原始介電層124’與其之間的介面相鄰的部分轉換為複合介電層126，從而形成複合介電層126（例如，Zr-O-Si（鋯-氧-矽）複合氧化物層）。在一些其它實施例中，可以經由沉積第一介電層122，在第一介電層122之上沉積複合介電層126，然後在複合介電層126之上沉積第二介電層124來形成混合間隔物120。
圖2A-2F繪示出了用於形成半導體元件100的示例性方法中的示例性製程。與本發明內容的實施例一致的方法可以以與圖2A-2F所示的和上面描述的順序不同的順序來執行。例如，在一些實施例中，可以在形成導電層130之後，執行用於將第一原始介電層122’的至少一部分和第二原始介電層124’的至少一部分轉換為複合介電層126的退火處理。此外，可以省略在圖2A-2F中所示的和上面描述的過程中的一個或多個過程，並且用於形成半導體元件100的方法可以包括未繪示出或描述的額外過程。
在以上結合圖1和圖2A-2F描述的實施例中，混合間隔物120包括第一介電層122、第二介電層124和複合介電層126。在一些其它實施例中，與本發明內容一致的間隔物可以包括上述三層中的兩個或更少的層。例如，與本發明內容一致的間隔物可以包括第一介電層122（例如，ZrO2 層）和複合介電層126（例如，Zr-O-Si（鋯-氧-矽）複合氧化物層），包括複合介電層126（例如，Zr-O-Si（鋯-氧-矽）複合氧化物層）和第二介電層124（例如，SiO2 層），或者僅包括複合介電層126（例如，Zr-O-Si（鋯-氧-矽）複合氧化物層）。例如，在退火製程期間，可以控制退火溫度和/或退火時間，以使得第一原始介電層122’和第二原始介電層124’中的一者或兩者被完全消耗，例如被轉換成複合介電層126的部分。
圖3繪示本發明較佳實施例中部分半導體元件的剖面示意圖。一記憶體元件300可以例如是一3D NAND型記憶體元件。3D記憶體元件300包括一基底302。基底302可以包括半導體材料（諸如矽、鍺、矽鍺、砷化鎵或磷化銦）或介電材料（諸如半導體的氧化物或氮化物，例如氧化矽或氮化矽或塑膠）。在一些實施例中，基底302可以包括包含不同材料的複合基底，諸如矽覆絕緣（SOI）基底。在一些實施例中，可以在基底302上或在基底302中形成其它結構。
在圖3所示的示例中，3D記憶體元件300是NAND型記憶體元件，其包括在基底302上方垂直延伸的多個NAND串310。NAND串310中的每一者包括一半導體溝道312、一介電層314（也被稱為“存儲膜”）和多個金屬/介電層316。介電層314可以被夾在半導體溝道312與金屬/介電層316之間。在一些實施例中，半導體溝道312可以具有在基底302上方近似垂直地延伸並且近似垂直於多個金屬/介電層316的柱狀（pillar）或柱（column）結構。介電層314可以圍繞半導體溝道312。
半導體溝道312可以包括諸如矽（例如，非晶矽、多晶矽或單晶矽）之類的半導體材料。在一些實施例中，介電層314可以包括複合層，此複合層包括穿遂層、儲存層（也被稱為“電荷捕陷/儲存層”）和阻擋層，這些層沿著從半導體溝道312朝向多個金屬/介電層316的方向按照此順序佈置。穿遂層、儲存層和阻擋層可以由相同或不同的介電材料形成。例如，穿遂層可以包括氧化矽或氮化矽中的至少一種，儲存層可以包括氮化矽、氮氧化矽或矽中的至少一種，以及阻擋層可以包括氧化矽、氮化矽或高介電常數（高k）材料中的至少一種。
如圖3所示，金屬/介電層316中的每一者包括金屬層317和介電層318（也被稱為“金屬層間介電層”）。即，多個金屬/介電層316包括在圖3所示的垂直方向上交替佈置的多個金屬層317和多個介電層318。金屬層317中的至少一些金屬層分別被兩個相鄰的介電層318夾在中間，並且介電層318中的至少一些介電層分別被兩個相鄰的金屬層317夾在中間。
介電層318可以包括一種或多種介電材料，例如氧化矽、氮化矽和氮氧化矽中的一種或多種。金屬層317可以包括諸如鎢（W）之類的金屬。每個金屬層317以及半導體溝道312和介電層314中的相應部分可以一起構成3D記憶體元件300的存儲單元。在存儲單元中，金屬層317可以用作閘極，例如控制閘極。
在金屬層317的形成期間，來自金屬的、與金屬原子不同的一些殘留原子可以保留在金屬層317中或者被在金屬層317中形成的空隙所俘獲。這些殘留原子可能會遷移到記憶體元件300的其它部分，並且導致這些部分的性質或功能劣化，或者甚至可能損壞這些部分。例如，金屬層317可以包括鎢（W），並且金屬層317可以經由使用六氟化鎢（WF6 ）作為鎢的來源的化學氣相沉積（CVD）方法或原子層沉積（ALD）方法來形成。氟（F）原子可能保留在鎢金屬層317中或者被鎢金屬層317中的空隙所俘獲。
如圖3所示，記憶體元件300還包括垂直延伸穿過多個金屬/介電層316的過孔接觸部320。在圖3中所示的示例中，過孔接觸部320接觸並且電耦合到形成在基底302中的一摻雜區322（例如，陣列共用源極），並且因此也可以被稱為“源極接觸部”。過孔接觸部320可以包括一種或多種導電材料，例如鎢、銅、鋁、鈷、矽（例如，多晶矽）和金屬矽化物中的一種或多種。在一些實施例中，過孔接觸部320可以包括彼此堆疊佈置的多個層。例如，過孔接觸部320可以包括金屬層（諸如鎢層）和多晶矽層，並且金屬層佈置在多晶矽層之上，即，多晶矽層佈置在金屬層與摻雜區322之間。
記憶體元件300進一步包括混合間隔物330，混合間隔物330將過孔接觸部320與相鄰的NAND串310隔開，因此將過孔接觸部320與相鄰的NAND串310的金屬層317隔開。在一些實施例中，混合間隔物330可以將過孔接觸部320與相鄰的NAND串310的金屬層317電隔離。在一些實施例中，過孔接觸部320可以具有柱狀或柱結構，並且混合間隔物330可以圍繞過孔接觸部320。
為了避免短路，可能需要在過孔接觸部320與金屬層317之間形成良好的電性隔離，並且可能需要防止在過孔接觸部320與金屬層317之間漏電。如上所述，保留在金屬層317（諸如鎢層317）中或者被金屬層317中的空隙所俘獲的諸如氟（F）原子之類的殘留原子可能遷移到記憶體元件300的其它部分。與本發明內容的實施例一致的混合間隔物330可以有效地防止或減少這些殘留原子（諸如氟（F）原子）從金屬層317遷移。
如圖3所示，混合間隔物330包括在混合間隔物330靠近金屬層317的一側的第一介電層332、在混合間隔物330的遠離金屬層317的另一側（即，混合間隔物330的靠近過孔接觸部320的一側）的第二介電層334、以及夾在第一介電層332與第二介電層334之間的複合介電層336。根據本發明內容，第一介電層332可以包括第一介電材料，並且第二介電層334可以包括與第一介電材料不同的第二介電材料。複合介電層336可以包括作為第一介電材料和第二介電材料的複合物的複合材料。例如，複合材料的成分可以是第一和第二介電材料的成分的混合物。在一些實施例中，複合介電層336可以經由例如將彼此接觸（例如，在第一介電材料的層與第二介電材料的層之間的介面處）形成、第一介電材料的層和第二介電材料的層退火而形成。
在一些實施例中，第一介電層332可以包括例如包含氧化鋯（ZrO2 ）的氧化鋯層，並且第二介電層334可以包括例如包含氧化矽（SiO2 ）的氧化矽層。相應地，複合介電層336可以包括包含Zr-O-Si（鋯-氧-矽）複合氧化物的Zr-O-Si（鋯-氧-矽）複合氧化物層。
記憶體元件300的混合間隔物330可以具有與上述半導體元件100的混合間隔物120相同或相似的結構和材料，並且可以使用與混合間隔物120相同或相似的方法來形成。混合間隔物330的第一介電層332、第二介電層334和複合介電層336可以具有與上述混合間隔物120的第一介電層122、第二介電層124和複合介電層126相同或相似的材料。因此，對於在本發明內容中沒有明確描述的混合間隔物330、第一介電層332、第二介電層334和複合介電層336的結構、成分、形成、性質、特性和功能，可以參考上述的混合間隔物120、第一介電層122、第二介電層124和複合介電層126的結構、成分、形成、性質、特性和功能。
圖4A-4G繪示本發明較佳實施例中形成記憶體元件的製程的剖面示意圖。如圖4A所示，在基底302之上形成存儲單元區域。存儲單元區域包括多個半導體溝道312、多個介電層314（存儲膜）和多個金屬/介電層316。金屬/介電層316包括交替佈置的金屬層317和介電層318。存儲單元區域可以例如經由以下操作來形成：使用例如CVD、PVD和/或ALD製程交替地沉積金屬層317和原始介電層318以形成多個金屬/介電層316，蝕刻穿過多個金屬/介電層316以形成通孔，並且將存儲膜314和半導體溝道312的材料順序地沉積到通孔中。在此省略了關於形成存儲單元區域的詳細描述。
在形成存儲單元區域之後，執行包括濕式和/或乾式蝕刻的蝕刻製程，以蝕刻穿過整個金屬/介電層316一直到基底302，如圖4B所示。基底302的一部分也經由蝕刻製程被蝕刻掉。在一些實施例中，如圖4B所示，金屬層317的部分也被蝕刻掉以形成閘極凹槽402。作為蝕刻製程的結果，形成了垂直延伸穿過金屬/介電層316的一開口（閘極線狹縫）404。包括交替佈置的金屬層317和介電層318的多個金屬/介電層316圍繞開口404。在一些實施例中，諸如磷粒子、硼粒子和/或砷粒子的雜質摻雜到基底302中經由開口404暴露的部分，從而形成摻雜區322，如圖4B所示。可以經由例如摻雜和/或擴散將雜質摻雜到基底302中。摻雜區322可以用作記憶體元件的陣列共用源極。
如圖4C所示，在形成開口404之後，在元件之上形成包含第一介電材料的一第一原始介電層332’。第一原始介電層332’可以覆蓋存儲單元區域的一上表面以及開口404暴露出的內側表面和一底表面，並且填充閘極凹槽402。因此，如圖4C所示，第一原始介電層332’覆蓋（密封）金屬層317。
第一原始介電層332’可以經由例如CVD、PVD或ALD製程來形成。在一些實施例中，第一介電材料可以包括ZrO2 ，並且ZrO2 的第一原始介電層332’可以經由例如使用四丁氧基鋯（Zr(OC4 H9 )4 ）作為反應源並且在例如近似300 °C至近似500 °C的溫度下的CVD製程來形成。
此外，如圖4D所示，包含第二介電材料的一第二原始介電層334’形成在第一原始介電層332’之上，並且覆蓋第一原始介電層332’。在一些實施例中，第二原始介電層334’可以與第一原始介電層332’直接接觸，且二者之間具有介面。
第二介電材料可以與第一介電材料不同，並且可以與第一介電材料反應以形成複合介電材料。第二原始介電層334’可以經由例如CVD、PVD或ALD製程來形成。在一些實施例中，第二介電材料可以包括SiO2 ，並且SiO2 的第二原始介電層334’可以經由例如CVD製程來形成。
如圖4E所示，在形成第二原始介電層334’之後，在升高的溫度下對該結構執行退火處理達一定時間段。退火處理可以例如在用於形成第一原始介電層332’和/或第二原始介電層334’的同一反應室中進行，或者在個別的退火室中進行。在退火處理期間，在第一原始介電層332’與第二原始介電層334’之間的介面附近的第一介電材料和第二介電材料可以彼此反應以形成複合介電材料。即，第一原始介電層332’與介面相鄰的至少一部分和第二原始介電層334’與介面相鄰的至少一部分被轉換為一複合介電層336。複合介電層336的成分和厚度可以取決於各種因素，諸如退火溫度和/或退火時間。第一原始介電層332’的未被轉換為複合介電材料的剩餘部分構成一第一介電層332。類似地，第二原始介電層334’的未被轉換為複合介電材料的剩餘部分構成一第二介電層334。如圖4F所示，作為退火處理的結果，形成包括第一介電層332、第二介電層334和複合介電層336的混合間隔物330。在一些其它實施例中，第一原始介電層332’和第二原始介電層334’中的一者或兩者可以被完全轉換為一複合介電材料，並且所得到的間隔物將包括第一介電層332和第二介電層334中的一者以及複合介電層336，或者僅包括複合介電層336。
類似於以上結合圖1和圖2A-2F所描述的實施例，在第一介電材料包括ZrO2 並且第二介電材料包括SiO2 的實施例中，在ZrO2 的第一原始介電層332’與SiO2 的第二原始介電層334’之間的介面附近的ZrO2 和SiO2 可以彼此反應以形成Zr-O-Si（鋯-氧-矽）複合氧化物的複合介電層336。在一些實施例中，用於形成Zr-O-Si（鋯-氧-矽）複合氧化物的複合介電層336的退火時間可以在從近似30分鐘至近似6小時的範圍內，並且退火溫度可以在從近似500 °C到近似1000 °C的範圍內。例如，可以將ZrO2 的第一原始介電層332’和SiO2 的第二原始介電層334’在近似800 °C下退火達近似3小時。作為退火製程的結果，在複合介電層336中的Zr-O-Si（鋯-氧-矽）複合氧化物的Zr與Si的摩爾比可以例如為近似1: 2，並且在複合介電層336中的Zr-O-Si（鋯-氧-矽）複合氧化物的的Zr+Si與O的摩爾比可以例如為近似1: 2。
記憶體元件300的混合間隔物330的成分和材料結構以及形成混合間隔物330的過程可以與以上結合圖1和圖2A-2F所描述的混合間隔物120相同或相似。因此，省略了關於混合間隔物330的詳細描述，並且可以參考以上與混合間隔物120有關的描述。
在形成混合間隔物330之後，將一種或多種導電材料填充在開口404中以形成電耦合到摻雜區322的過孔接觸部320，如圖4G所示。可以經由例如CVD、PVD、ALD和電鍍製程中的一種或多種來將一種或多種導電材料填充到開口404中。
在一些實施例中，在沉積一種或多種導電材料之前，可以經由例如蝕刻來去除混合間隔物330在開口404的底部的至少一部分，以允許過孔接觸部320電接觸摻雜區322。在一些實施例中，在沉積一種或多種導電材料之前，可以去除在元件頂表面上的混合間隔物330。在一些其它實施例中，可以在沉積一種或多種導電材料之後去除在元件頂表面上的混合間隔物330。
過孔接觸部320可以包括一種或多種合適的導電材料和/或一層或多層，並且可以使用相應的合適方法來形成。例如，過孔接觸部320可以包括具有與金屬層317相同的金屬材料（諸如鎢）的金屬層，並且可以使用與用於形成金屬層317的方法類似的方法來形成。作為另一示例，過孔接觸部320可以包括多晶矽層，並且可以經由例如CVD製程來形成。在一些實施例中，過孔接觸部320可以包括彼此堆疊或並排佈置的金屬層（諸如鎢層）和多晶矽層。例如，可以首先將多晶矽沉積到開口404中以形成多晶矽層，然後可以將金屬（諸如鎢）沉積到開口404中以形成金屬層（諸如鎢層）。所得到的過孔接觸部320包括在多晶矽層之上的金屬層（諸如鎢層）。
圖4A-4G繪示本發明較佳實施例中形成記憶體元件的製程的剖面示意圖。與本發明內容的實施例一致的方法可以以與在圖4A-4G所示的和上面描述的順序不同的順序來執行。例如，在一些實施例中，可以在形成過孔接觸部320之後，執行用於將第一原始介電層332’的至少一部分和第二原始介電層334’的至少一部分轉換為複合介電層336的退火處理。此外，記憶體元件300的製造還可以包括其它步驟，例如形成金屬接觸點和週邊電路。在本發明內容中省略了對這些的步驟的詳細描述。
儘管經由使用說明書中的特定實施例描述了本發明內容的原理和實現方式，但是對各實施例的前述描述僅旨在説明理解本發明內容的方法和方法的核心構思。同時，本領域普通技術人員可以根據本發明內容的構思對具體實現方式和應用範圍進行修改。總之，說明書的內容不應當被解釋為對本發明內容的限制。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體元件 110、317:金屬層 120、330:混合間隔物 122、122’、332:第一介電層 124、124’、334:第二介電層 126、336:複合介電層 130:導電層 300:記憶體元件 302:基底 310:NAND串 312:半導體溝道 314、318:介電層 316:金屬/介電層 320:過孔接觸部 322:摻雜區 332’:第一原始介電層 334’:第二原始介電層 402:閘極凹槽 404:開口
圖1繪示本發明較佳實施例中部分半導體元件的剖面示意圖。 圖2A繪示本發明較佳實施例中形成半導體元件的製程的剖面示意圖。 圖2B繪示本發明較佳實施例中形成半導體元件的製程的剖面示意圖。 圖2C繪示本發明較佳實施例中形成半導體元件的製程的剖面示意圖。 圖2D繪示本發明較佳實施例中形成半導體元件的製程的剖面示意圖。 圖2E繪示本發明較佳實施例中形成半導體元件的製程的剖面示意圖。 圖2F繪示本發明較佳實施例中形成半導體元件的製程的剖面示意圖。 圖3繪示本發明較佳實施例中部分半導體元件的剖面示意圖。 圖4A繪示本發明較佳實施例中形成記憶體元件的製程的剖面示意圖。 圖4B繪示本發明較佳實施例中形成記憶體元件的製程的剖面示意圖。 圖4C繪示本發明較佳實施例中形成記憶體元件的製程的剖面示意圖。 圖4D繪示本發明較佳實施例中形成記憶體元件的製程的剖面示意圖。 圖4E繪示本發明較佳實施例中形成記憶體元件的製程的剖面示意圖。 圖4F繪示本發明較佳實施例中形成記憶體元件的製程的剖面示意圖。 圖4G繪示本發明較佳實施例中形成記憶體元件的製程的剖面示意圖。
300:記憶體元件
302:基底
310:NAND串
312:半導體溝道
314、318:介電層
316:金屬/介電層
317:金屬層
320:過孔接觸部
322:摻雜區
330:混合間隔物
332:第一介電層
334:第二介電層
336:複合介電層

Claims (20)

  1. 一種半導體元件，包括： 一金屬層；以及 一間隔物，相鄰該金屬層設置，其中該間隔物包括包含一複合介電材料的一複合介電層，並且該複合介電材料的成分包含混合一第一介電材料的成分與一第二介電材料的成分，且該第一介電材料與該第二介電材料不同。
  2. 如申請專利範圍第1項所述之半導體元件，其中該間隔物更包括一介電層，且該介電層包括該第一介電材料和該第二介電材料。
  3. 如申請專利範圍第1項所述之半導體元件，其中該間隔物更包括： 一第一介電層，設置在該複合介電層靠近該金屬層的一側，且該第一介電層包含該第一介電材料；以及 一第二介電層，設置在該複合介電層遠離該金屬層的一側，且該第二介電層包含該第二介電材料。
  4. 如申請專利範圍第1項所述之半導體元件，其中該第一介電材料包括氧化鋯，該第二介電材料包括氧化矽，以及該複合介電材料包括鋯-氧-矽複合氧化物。
  5. 如申請專利範圍第1項所述之半導體元件，其中該金屬層包括鎢。
  6. 一種記憶體元件，包括： 一基底； 多個金屬/介電層，設置在該基底上，其中各該金屬/介電層皆包括一金屬層和一金屬間介電層； 一過孔接觸部，穿過該些金屬/介電層；以及 一間隔物，設置在該些金屬/介電層與該過孔接觸部之間，其中該間隔物包括包含一複合介電材料的一複合介電層，且該複合介電材料的成分包含一第一介電材料的成分與一第二介電材料的成分，且該第一介電材料與該第二介電材料不同。
  7. 如申請專利範圍第6項所述之記憶體元件，其中該間隔物更包括一介電層，且該介電層包括該第一介電材料和該第二介電材料，其中該介電層設置在該複合介電層靠近該些金屬/介電層的一側，以及該複合介電層遠離該些金屬/介電層的一側。
  8. 如申請專利範圍第6項所述之記憶體元件，其中該間隔物更包括： 一第一介電層，設置在該複合介電層靠近該些金屬/介電層的一側，且該第一介電層包含該第一介電材料；以及 一第二介電層，設置在該複合介電層遠離該些金屬/介電層的一側，且該第二介電層包含該第二介電材料。
  9. 如申請專利範圍第6項所述之記憶體元件，其中該第一介電材料包括氧化鋯，該第二介電材料包括氧化矽，以及該複合介電材料包括鋯-氧-矽複合氧化物。
  10. 如申請專利範圍第9項所述之記憶體元件，其中該鋯-氧-矽複合氧化物中的鋯與矽的摩爾比處於從近似0.3至近似0.7的範圍內。
  11. 如申請專利範圍第6項所述之記憶體元件，其中該複合介電材料具有比該第一介電材料和該第二介電材料更高的緻密性。
  12. 如申請專利範圍第6項所述之記憶體元件，其中該金屬層包括鎢。
  13. 如申請專利範圍第6項所述之記憶體元件，其中該過孔接觸部包括鎢和多晶矽中的至少一種。
  14. 如申請專利範圍第6項所述之記憶體元件，其中該過孔接觸部具有一柱狀結構，並且該間隔物圍繞該過孔接觸部。
  15. 如申請專利範圍第6項所述之記憶體元件，更包含： 一半導體溝道，穿過該些金屬/介電層，其中該半導體溝道包含一半導體材料；以及 一存儲膜，位於該半導體溝道以及該些金屬/介電層之間。
  16. 如申請專利範圍第15項所述之記憶體元件，其中該存儲膜包括沿著從該半導體溝道朝向該些金屬/介電層的方向依序設置的一穿遂層、一儲存層和一阻擋層。
  17. 如申請專利範圍第15項所述之記憶體元件，其中該半導體溝道具有一柱狀結構，並且該存儲膜圍繞該半導體溝道。
  18. 一種形成記憶體元件的方法，包括： 形成多個金屬/介電層於一基底上； 形成穿過該些金屬/介電層的一開口； 形成一第一介電層於至少該開口的一內側壁上，其中該第一介電層包括一第一介電材料； 形成一第二介電層於該第一介電層上，其中該第二介電層包含一第二介電材料，且該第一介電材料不同於該第二介電材料；以及 進行一退火處理，以將相鄰該第一介電層和該第二介電層之間的一介面、該第一介電層的至少一部分和該第二介電層的至少一部分轉換為一複合介電層，其中該複合介電層包括一複合介電材料，且該複合介電材料包含混合該第一介電材料的成分和該第二介電材料的成分。
  19. 如申請專利範圍第18項所述之形成記憶體元件的方法，其中形成該第一介電層包括形成一氧化鋯層，形成該第二介電層包括形成一氧化矽層，以及進行該退火處理，以轉換該第一介電層的至少一部分和該第二介電層的至少一部分包括：進行該退火處理，以將相鄰該氧化鋯層和該氧化矽層之間的一介面、該氧化鋯層的至少一部分和該氧化矽層的至少一部分轉換為一鋯-氧-矽複合氧化物層。
  20. 如申請專利範圍第18項所述之形成記憶體元件的方法，其中形成該些金屬/介電層的方法包括：經由化學氣相沉積製程交替地沉積多個鎢層和多個介電層。
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