KR102669455B1 - 메모리 장치 및 이의 하이브리드 스페이서 - Google Patents

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Abstract

본 발명의 반도체 장치는 금속 층 및 상기 금속 층에 인접하여 배열된 스페이서를 포함한다. 상기 스페이서는, 복합-유전 물질을 포함하는 복합-유전 층을 포함한다. 상기 복합-유전 물질의 조성은, 제1 유전 물질의 조성, 및 상기 제1 유전 물질과 상이한 제2 유전 물질의 조성의 혼합물이다.

Description

메모리 장치 및 이의 하이브리드 스페이서
본 발명은 메모리 장치 분야, 더욱 특히, 하이브리드 스페이서 구조 및 상기 하이브리드 스페이서 구조를 갖는 메모리 장치에 관한 것이다.
3차원(3D) 메모리 장치, 예컨대 NAND 메모리 장치는 통상적인 평면 메모리보다 훨씬 더 높은 저장 밀도를 가질 가능성이 있는 유망한 메모리 장치이다. 3D 메모리 장치는 일반적으로, 스페이서에 의해 슬릿 접촉 구조로부터 단리된 게이트를 각각 갖는 복수의 메모리 셀 층을 포함한다.
3D 메모리 장치에서, 메모리 셀의 게이트는 일반적으로 텅스텐(W)으로 형성되고, 스페이서는 일반적으로 규소 산화물(SiO2)로 형성된다. 텅스텐은 일반적으로 화학적 증착(CVD) 또는 원자 층 침착(ALD) 공정을 사용하여 침착되며, 이때 텅스텐 헥사플루오라이드(WF6)가 텅스텐 공급원으로서 침착 공정을 위한 반응 기체에 포함된다. 상기 침착 공정 동안, WF6가 분해되고 불소가 방출된다. 방출된 불소는 텅스텐 게이트 또는 벌크 텅스텐 물질 자체의 공극 내에 포획될 수 있다. 이후의 고온 공정 또는 작업 동안, 포획된 불소는 기체를 배출하고, 규소 산화물로 제조된 스페이서 또는 메모리 장치의 다른 부품을 손상시켜, 예를 들어 누전을 야기할 것이다.
본 발명에 따르면, 금속 층 및 상기 금속 층에 인접하여 배열된 스페이서를 포함하는 반도체 장치가 제공된다. 상기 스페이서는, 복합-유전 물질을 포함하는 복합-유전 층을 포함한다. 상기 복합-유전 물질의 조성은, 제1 유전 물질의 조성 및 상기 제1 유전 물질과 상이한 제2 유전 물질의 조성의 혼합물이다.
또한, 본 발명에 따르면, 기판 위에 금속 층을 형성하는 단계, 상기 금속 층 위에 제1 유전 층을 형성하는 단계, 상기 제1 유전 층 위에 제2 유전 층을 형성하는 단계, 및 어닐링 처리를 수행하는 단계를 포함하는 반도체 장치의 형성 방법이 제공된다. 상기 제1 유전 층은 제1 유전 물질을 포함하고, 상기 제2 유전 층은, 상기 제1 유전 물질과 상이한 제2 유전 물질을 포함한다. 상기 어닐링 처리는, 상기 제1 유전 층과 상기 제2 유전 층 사이의 계면에 인접한 상기 제1 유전 층의 적어도 일부 및 상기 제2 유전 층의 적어도 일부를 복합-유전 층으로 전환시킨다. 상기 복합-유전 층은, 상기 제1 유전 물질의 조성과 상기 제2 유전 물질의 조성의 혼합물인 조성을 갖는 복합-유전 물질을 포함한다.
또한, 본 발명에 따르면, 기판; 상기 기판 위에 배열되고, 각각 금속 층 및 금속간 유전 층을 포함하는 복수의 금속/유전 티어; 상기 금속/유전 티어를 통해 배열된 비아 접촉부; 및 상기 금속/유전 티어와 상기 비아 접촉부 사이에 배열된 스페이서를 포함하는 메모리 장치가 제공된다. 상기 스페이서는, 복합-유전 물질을 포함하는 복합-유전 층을 포함한다. 상기 복합-유전 물질의 조성은, 제1 유전 물질의 조성, 및 상기 제1 유전 물질의 조성과 상이한 제2 유전 물질의 조성의 혼합물이다.
또한, 본 발명에 따르면, 기판 위에 복수의 금속/유전 티어를 형성하는 단계, 상기 금속/유전 티어를 통해 연장되는 개구를 형성하는 단계, 상기 개구의 적어도 내부 측벽 위에 제1 유전 층을 형성하는 단계, 상기 제1 유전 층 위에 제2 유전 층을 형성하는 단계, 및 어닐링 처리를 수행하는 단계를 포함하는 메모리 장치의 형성 방법이 제공된다. 상기 제1 유전 층은 제1 유전 물질을 포함하고, 상기 제2 유전 층은, 상기 제1 유전 물질과 상이한 제2 유전 물질을 포함한다. 상기 어닐링 처리는, 상기 제1 유전 층과 상기 제2 유전 층 사이의 계면에 인접한 상기 제1 유전 층의 적어도 일부 및 상기 제2 유전 층의 적어도 일부를 복합-유전 층으로 전환시킨다. 상기 복합-유전 층은, 상기 제1 유전 물질의 조성과 상기 제2 유전 물질의 조성의 혼합물인 조성을 갖는 복합-유전 물질을 포함한다.
도 1은, 본 발명의 실시양태에 따른 반도체 장치의 일부를 나타내는 단면도이다.
도 2a 내지 도 2f는, 본 발명의 실시양태에 따른 반도체 장치의 형성 공정을 개략적으로 도시한다.
도 3은, 본 발명의 실시양태에 따른 메모리 장치의 일부의 단면도이다.
도 4a 내지 도 4g는, 본 발명의 실시양태에 따른 메모리 장치의 형성 공정을 개략적으로 도시한다.
하기는, 첨부된 도면을 참조하여 본 발명의 실시양태에서의 기술적 해결책을 설명하는 것이다. 가능하면 어디서든, 동일하거나 유사한 부분을 지칭하기 위해 도면 전체에 걸쳐 동일한 참조 번호를 사용할 것이다. 기술된 실시양태는 단지 본 발명의 실시양태의 일부일 뿐이고 모든 실시양태는 아니다. 당업자가 본 발명의 실시양태에 기초하여 독창적인 노력 없이 수득한 다른 실시양태는 본 발명의 범위 내에 속할 것이다.
달리 정의되지 않는 한, 본원에 사용되는 모든 기술 및 과학 용어는 당업자가 일반적으로 이해하는 것과 동일하거나 유사한 의미를 가진다. 본원에 기술된 바와 같이, 본 발명의 명세서에서 사용된 용어는 본 발명을 한정하기 위한 것이 아니라, 예시적인 실시양태를 설명하기 위한 것으로 의도된다.
본원에 사용된 바와 같이, 제1 구성요소가 제2 구성요소에 "고정된" 것으로 언급되는 경우, 이는, 제1 구성요소가 제2 구성요소에 직접 부착될 수 있거나 다른 구성요소를 통해 제2 구성요소에 간접적으로 부착될 수 있음을 의미한다. 제1 구성요소가 제2 구성요소에 "연결"되는 경우, 이는, 제1 구성요소가 제2 구성요소와 직접 연결될 수 있거나, 제3 구성요소를 통해 제2 구성요소와 간접적으로 연결될 수 있는 것으로 의도된다. 본원에 사용된 용어 "수직", "수평", "직각", "좌측", "우측" 및 이와 유사한 표현은 단지 설명을 위한 것으로 의도된다. 본원에서 사용된 용어 "및/또는"은, 열거된 하나 이상의 관련 항목의 임의의 적합한 조합을 포함한다.
본원에서 값 또는 값의 범위는, 목적하는 표적 또는 공칭 값 또는 값의 범위를 지칭할 수 있고, 약간의 편차를 포함할 수 있다. 값과 관련된 "약" 또는 "대략"이라는 용어는, 예를 들어, 해당 값의 10%(예컨대, 해당 값의 ±2%, ±5% 또는 ±10%) 이내의 편차 또는 당업자가 인식하는 또다른 적절한 편차를 허용할 수 있다. 상태와 관련된 "약" 또는 "대략"이라는 용어는, 해당 상태로부터의 약간의 편차를 허용할 수 있다. 예를 들어, "제1 구성요소가 제2 구성요소에 대략 수직"이라는 것은, 제1 구성요소가 제2 구성요소에 정확히 수직이거나 제2 구성요소에 대해 수직으로부터 약간 벗어남을 나타낼 수 있고, 이때 제1 구성요소와 제2 구성요소 사이의 각도는, 예를 들어, 80°내지 100° 범위, 또는 당업자가 인식하는 또다른 적절한 범위 이내일 수 있다.
도 1은, 본 발명의 실시양태와 부합하는 예시적인 반도체 장치(100)의 일부의 단면도이다. 반도체 장치(100)는, 예를 들어 메모리 장치, 예컨대 3차원(3D) NAND-유형 메모리 장치일 수 있다. 도 1에 도시된 바와 같이, 반도체 장치(100)는 금속 층(110) 및 금속 층(110)에 인접하여 배열된 하이브리드 스페이서(120)를 포함한다. 도 1에 도시된 예에서, 하이브리드 스페이서(120)는 금속 층(110)의 상부 표면 위에 형성된다. 몇몇 다른 실시양태에서, 하이브리드 스페이서(120)는 금속 층(110)의 또다른 표면, 예컨대 금속 층(110)의 하나의 측면 표면 위에 형성될 수 있거나, 또는 금속 층(110)의 하나 초과의 표면 위에 형성될 수 있다. 또한, 도 1에 도시된 예에서, 하이브리드 스페이서(120)는 금속 층(110)과 직접 접촉한다. 몇몇 다른 실시양태에서, 하이브리드 스페이서(120) 또는 하이브리드 스페이서(120)의 일부는 다른 중간 층(예컨대, 박형 버퍼 층)에 의해 또는 공극 공간에 의해 금속 층(110)으로부터 분리될 수 있다.
금속 층(110)은 금속을 포함할 수 있으며, 예를 들어 반도체 장치(100)의 게이트로서 사용될 수 있다. 금속 층(110)의 형성 동안, 상기 금속 원자와 상이한 금속의 공급원으로부터의 일부 잔류 원자가 금속 층(110)에 남아 있을 수 있거나, 금속 층(110) 내에 형성된 공극에 의해 포획될 수 있다. 상기 잔류 원자는 반도체 장치(100)의 다른 부품으로 이동하여 상기 부품의 특성 또는 기능성을 열화시키거나 심지어 상기 부품을 손상시킬 수 있다. 예를 들어, 금속 층(110)은 텅스텐(W)을 포함할 수 있고, 금속 층(110)은 텅스텐 공급원으로서의 텅스텐 헥사플루오라이드(WF6)를 사용하는 화학적 증착(CVD) 방법 또는 원자 층 침착(ALD) 방법에 의해 형성될 수 있다. 불소(F) 원자는 텅스텐 금속 층(110)에 남아 있을 수 있거나, 텅스텐 금속 층(110) 내의 공극에 의해 포획될 수 있다.
반도체 장치(100)의 다른 부품에 대한 손상 및 반도체 장치(100)의 성능의 열화를 피하기 위해서는, 금속 층(110)으로부터 반도체 장치(100)의 다른 부품으로의 잔류 원자의 이동(예컨대, 텅스텐 금속 층으로부터의 F 원자의 이동)이 방지되어야 한다. 본 발명과 부합하게, 하이브리드 스페이서(120)는 상기 잔류 원자(예컨대, F 원자)가 반도체 장치(100)의 다른 부품으로 이동하는 것을 적어도 부분적으로 또는 심지어 완전히 차단할 수 있다.
도 1에 도시된 바와 같이, 하이브리드 스페이서(120)는, 금속 층(110)에 근접한 하이브리드 스페이서(120)의 하나의 측면에서의 제1 유전 층(122), 금속 층(110)으로부터 먼 하이브리드 스페이서(120)의 다른 측면에서의 제2 유전 층(124), 및 제1 유전 층(122)과 제2 유전 층(124) 사이에 개재된 복합-유전 층(126)을 포함한다.
본 발명에 따르면, 제1 유전 층(122) 및 제2 유전 층(124)은 상이한 유전 물질을 포함할 수 있다. 복합-유전 층(126)은, 제1 유전 층(122)의 제1 유전 물질과 제2 유전 층(124)의 제2 유전 물질의 복합체인 복합 물질을 포함할 수 있다. 예를 들어, 상기 복합 물질의 조성은, 제1 유전 층(122)의 유전 물질의 조성과 제2 유전 층(124)의 유전 물질의 조성의 혼합물이다. 따라서, 복합-유전 층(126)의 복합 물질은 복합-유전 물질로도 지칭된다. 몇몇 실시양태에서, 복합-유전 층(126)은, 제1 유전 물질 층, 및 예를 들어 제1 유전 물질 층과 제2 유전 물질 층 사이의 계면에서 서로 접촉하여 형성된 제2 유전 물질 층을, 예를 들어 어닐링함으로써 형성될 수 있다. 몇몇 실시양태에서, 상기 복합-유전 물질은 상기 제1 및 제2 유전 물질보다 더 높은 조밀성(물질 내의 원자들이 얼마나 밀집되어 패킹되는지를 특징으로 함) 및 이에 따른 더 높은 기밀성을 가질 수 있다.
몇몇 실시양태에서, 제1 유전 층(122)은, 예를 들어 지르코늄 산화물(ZrO2)을 포함하는 지르코늄 산화물 층을 포함할 수 있고, 제2 유전 층(124)은, 예를 들어 규소 산화물(SiO2)를 포함하는 규소 산화물 층을 포함할 수 있다. 상응하게, 복합-유전 층(126)은 Zr-O-Si(지르코늄-산소-규소) 복합 산화물(이는, ZrxOSiy로도 나타내어질 수 있으며, 이때 x 및 y는 상기 복합 산화물에서의 Zr 및 Si의 몰량을 나타냄(예컨대, 이에 비례함))을 함유하는 Zr-O-Si 복합 산화물 층을 포함할 수 있다. 몇몇 실시양태에서, 상기 복합 산화물에서의 Zr+Si 대 O 몰비는 상기 지르코늄 산화물에서의 Zr 대 O 몰비 또는 상기 규소 산화물에의서 Si 대 O 몰비와 대략 동일하다. 즉, 상기 실시양태에서, Zr-O-Si 복합 산화물의 화학식은 ZrzO2Si(1-z)로 표기될 수 있으며, 이때 z는 0 초과 1 미만이다.
F 원자의 이동을 차단하는 상기 Zr-O-Si 복합 산화물의 능력(즉, F 공격에 저항하는 능력)은 상기 Zr-O-Si 복합 산화물의 기밀성에 의존할 수 있으며, 상기 기밀성은, 상기 Zr-O-Si 복합 산화물의 조밀성에 의존할 수 있다. 더 높은 조밀성을 갖는 상기 Zr-O-Si 복합 산화물은 F 공격에 대해 더 높은 저항 능력을 가질 수 있다. 몇몇 실시양태에서, 상기 Zr-O-Si 복합 산화물의 조밀성은 상기 복합 산화물에서의 Zr 대 Si 몰비에 의존할 수 있다. Zr과 Si의 원자 배위수는 각각 8과 4이다. 따라서, 상기 Zr-O-Si 복합 산화물 층에서 각각의 O 원자가 Zr 및 Si에 의해 공유될 때, 상기 Zr-O-Si 복합 산화물은 1:2의 Zr 대 Si의 최대 비례를 갖는(즉, Zr 대 Si 몰비(x:y)가 1:2인) Zr-O-Si 화학 결합을 가질 수 있다. 이러한 조건 하에, 상기 Zr-O-Si 복합 산화물 층은 최대 조밀성, 및 이에 따라, F 원자에 의한 공격에 대한 가장 강한 내성을 가지며, 따라서 F 원자의 이동을 가장 효과적으로 차단할 수 있다. 몇몇 실시양태에서, 상기 Zr-O-Si 복합 산화물 층에서 Zr 대 Si 몰비는, 예를 들어 약 0.3 내지 약 0.7, 약 0.4 내지 약 0.6, 또는 약 0.45 내지 약 0.55 범위일 수 있다. 몇몇 실시양태에서, 상기 Zr-O-Si 복합 산화물 층에서 Zr 대 Si 몰비는, 예를 들어 약 0.5일 수 있다.
몇몇 실시양태들에서, 상기 Zr-O-Si 복합 산화물 층은, 서로의 위에 형성된 ZrO2 층 및 SiO2 층을 포함하는 복합 층에 어닐링 처리를 수행함으로써 형성될 수 있다. 상기 복합 층은, 본 발명에서 ZrO2-SiO2 복합 층으로도 지칭된다. 상기 Zr-O-Si 복합 산화물 층은, 예를 들면 상기 ZrO2 층과 상기 SiO2 층의 계면에 형성될 수 있다. 상기 Zr-O-Si 복합 산화물 층에서 Zr 대 Si 몰비는 상기 어닐링 처리의 시간 길이(기간) 및 온도에 의존할 수 있다. 몇몇 실시양태에서, 어닐링 시간은 약 30분 내지 약 6시간의 범위일 수 있고, 어닐링 온도는 약 500℃ 내지 약 1000℃의 범위일 수 있다. 예를 들어, 상기 ZrO2-SiO2 복합 층은 약 800℃에서 약 3시간 동안 어닐링될 수 있다. 어닐링 시간과 어닐링 온도의 상이한 조합은 대략 동일한 Zr 대 Si 몰비를 제공할 수 있다. 예를 들어, 동일한 Zr 대 Si 몰비를 달성하기 위해서, 상기 ZrO2-SiO2 복합 층은 더 긴 시간 동안 더 낮은 온도에서 또는 더 짧은 시간 동안 더 높은 온도에서 어닐링될 수 있다.
몇몇 실시양태에서, 도 1에 도시된 바와 같이, 반도체 장치(100)는 하이브리드 스페이서(120) 위에 배열된 전도 층(130)을 추가로 포함한다. 전도 층(130)은, 예를 들어 반도체 물질(예컨대, 다결정질 규소, 간단히 "폴리규소"로도 지칭됨) 및/또는 금속(예컨대, 텅스텐)을 포함할 수 있다. 몇몇 경우, 금속 층(110)과 전도 층(130) 사이에 우수한 전기적 절연이 필요할 수 있다. ZrO2 층(122)에서의 ZrO2 및 Zr-O-Si 복합 산화물 층(126)에서의 ZrxOSiy는 SiO2 층(124)에서의 SiO2보다 더 높은 유전 상수를 가질 수 있다. 따라서, 본 발명과 부합하는 하이브리드 스페이서(120)는 SiO2만으로 제조된 스페이서보다 더 우수한 절연 성능을 가질 수 있고, 금속 층(110)과 전도 층(130) 사이의 누전을 더 잘 방지할 수 있다. 다른 한편으로, 동일한 절연 성능을 달성하기 위해, 본 발명과 부합하는 하이브리드 스페이서(120)는 더 작은 두께를 가질 수 있으며, 이는, 반도체 장치(100)의 크기를 더욱 감소시키거나 집적도를 증가시키는 데 도움이 될 수 있다.
도 2a 내지 도 2f는, 본 발명의 실시양태와 부합하는 반도체 장치(100)를 형성하는 예시적인 공정을 개략적으로 도시한다. 도 2a에 도시된 바와 같이, 금속 층(110)이 형성된다. 금속 층(110)은, 예를 들어 기판(도시되지 않음) 위에 침착될 수 있으며, 상기 기판은 반도체 기판(예컨대, 규소 기판), 유전체 기판(예컨대, 규소 산화물 기판), 또는 상이한 물질을 포함하는 복합 기판(예컨대, 절연체 상의 반도체(SOI, semiconductor-on-insulator) 기판)일 수 있다. 몇몇 실시양태에서, 금속 층(110)은 텅스텐 층일 수 있고, 금속 층(110)을 형성하는 단계는, W 공급원으로서의 WF6을 사용하는 ALD 공정 또는 CVD 공정에 의해 텅스텐 층을 침착시키는 것을 포함할 수 있다.
도 2b에 도시된 바와 같이, 제1 유전 물질을 포함하는 제1 유전 층(122')("제1 원(raw) 유전 층" 또는 "제1 유전 반응 층"으로도 지칭됨)이 금속 층(110) 위에 형성된다. 몇몇 실시양태에서, 상기 제1 유전 물질은 ZrO2를 포함할 수 있고 상기 ZrO2 층은, 예를 들어 반응 공급원으로서의 테트라부톡시지르코늄(Zr(OC4H9)4)을 사용하는 CVD 공정에 의해, 예를 들어 약 300℃ 내지 약 500℃ 범위의 온도에서 형성될 수 있다. .
도 2c에 도시된 바와 같이, 제2 유전 물질을 포함하는 제2 유전 층(124')("제2 원 유전 층" 또는 "제2 유전 반응 층"으로도 지칭됨)이 제1 원 유전 층(122') 위에 형성된다. 몇몇 실시양태에서, 상기 제2 유전 물질은 SiO2를 포함할 수 있고 상기 SiO2 층은, 예를 들어 CVD 공정에 의해 형성될 수 있다.
도 2d에 도시된 바와 같이, 승온에서 특정 기간 동안 어닐링 처리가 수행된다. 상기 어닐링 처리는, 예를 들어, 제1 원 유전 층(122') 및/또는 제2 원 유전 층(124')을 형성하기 위한 동일한 챔버에서, 또는 별도의 어닐링 챔버에서 수행될 수 있다. 상기 어닐링 처리 시, 제1 원 유전 층(122')과 제2 원 유전 층(124') 사이의 계면 부근에 존재하는 상기 제1 유전 물질과 상기 제2 유전 물질이 서로 반응하여 복합-유전 물질을 형성할 수 있다. 따라서, 상기 계면에 인접한 제1 원 유전 층(122')의 적어도 일부 및 상기 계면에 인접한 제2 원 유전 층(124')의 적어도 일부는 복합-유전 층(126)으로 변한다. 복합-유전 층(126)의 조성 및 두께는 다양한 인자, 예컨대 어닐링 온도 및/또는 어닐링 시간에 의존할 수 있다. 제1 원 유전 층(122')의 나머지 부분이 제1 유전 층(122)을 구성하고, 제2 원 유전 층(124')의 나머지 부분이 제2 유전 층(124)을 구성한다. 이로써, 제1 유전 층(122), 제2 유전 층(124) 및 복합-유전 층(126)을 포함하는 하이브리드 스페이서(120)가 도 2e에 도시된 바와 같이 형성된다. 몇몇 다른 실시양태에서, 제1 및 제2 원 유전 층(122', 124') 중 하나 또는 둘 다가 상기 복합-유전 물질로 완전히 전환될 수 있고, 생성된 스페이서는 제1 및 제2 유전 층(122, 124) 중 하나 및 복합-유전 층(126)를 포함하거나, 또는 복합-유전 층(126)만을 포함할 것이다.
상기 제1 유전 물질이 ZrO2를 포함하고 상기 제2 유전 물질이 SiO2를 포함하는 실시양태에서, 상기 ZrO2 층과 상기 SiO2 층 사이의 계면 근처의 ZrO2 및 SiO2가 서로 반응하여 상기 Zr-O-Si 복합 산화물 층을 형성할 수 있다. 몇몇 실시양태에서, Zr-O-Si 복합 산화물 층을 형성하기 위한 어닐링 시간은 약 30분 내지 약 6시간 범위일 수 있고, 어닐링 온도는 약 500℃ 내지 약 1000℃ 범위일 수 있다. 예를 들어, ZrO2의 제1 원 유전 층(122') 및 SiO2의 제2 원 유전 층(124')을 포함하는 복합 층은 약 3시간 동안 약 800℃에서 어닐링될 수 있다. 상기 어닐링 공정의 결과, Zr-O-Si 복합 산화물의 복합-유전 층(126)에서 Zr 대 Si 몰비는, 예를 들어, 약 1:2일 수 있고, Zr-O-Si 복합 산화물의 복합-유전 층(126)에서 Zr+Si 대 O 몰비는, 예를 들어 약 1:2일 수 있다.
몇몇 실시양태에서, 도 2f에 도시된 바와 같이, 전도성 층(130)이 하이브리드 스페이서(120) 위에 형성된다. 전도성 층(130)은 하나 이상의 적합한 물질 및/또는 하나 이상의 서브-층을 포함할 수 있고, 대응하는 적합한 방법을 사용하여 형성될 수 있다. 예를 들어, 전도 층(130)은, 금속 층(110)과 동일한 금속 물질(예컨대, 텅스텐)을 갖는 금속 층을 포함할 수 있으며, 금속 층(110)을 형성하는 것과 유사한 방법을 사용하여 형성될 수 있다. 또다른 예로서, 전도 층(130)은 다결정질 규소 층을 포함할 수 있고, 예를 들어 CVD 공정에 의해 형성될 수 있다. 다른 예로서, 전도 층(130)은, 서로의 위에 또는 나란히 배열된 금속 서브-층 및 다결정질 규소 서브-층을 포함할 수 있다.
도 2a 내지 도 2f와 관련하여 전술된 실시양태에서, 복합-유전 층(126)(예컨대, Zr-O-Si 복합 산화물 층)은, 제1 원 유전 층(122')(예컨대, ZrO2 층) 및 제2 원 유전 층(122')(예컨대, SiO2 층)을 포함하는 복합 층을 어닐링 처리에 적용하여, 이들 사이의 계면에 인접한 제1 및 제2 원 유전 층(122', 124')의 일부를 복합-유전 층(126)으로 전환시킴으로써 형성된다. 몇몇 다른 실시양태에서, 하이브리드 스페이서(120)는, 제1 유전 층(122)을 침착시키고, 제1 유전 층(122) 위에 복합-유전 층(126)을 침착시키고, 이어서 복합-유전 층(126) 위에 제2 유전 층(124)을 침착함으로써 형성될 수 있다.
도 2a 내지 도 2f는, 반도체 장치(100)를 형성하기 위한 예시적인 방법에서 공정들의 예시적인 순서를 도시한다. 본 발명의 실시양태와 부합하는 방법은, 도 2a 내지 도 2f에 도시되고 전술된 것과 상이한 순서로 수행될 수 있다. 예를 들어, 몇몇 실시양태에서, 제1 원 유전 층(122')의 적어도 일부 및 제2 원 유전 층(124')의 적어도 일부를 복합-유전 층(126)으로 전환시키기 위한 어닐링 처리는, 전도 층(130)이 형성된 후에 수행될 수 있다. 또한, 도 2a 내지 도 2f에 도시되고 전술된 하나 이상의 공정을 생략할 수 있으며, 본 발명의 반도체 장치(100)의 형성 방법은, 도시되지 않거나 기술되지 않은 추가적인 공정(들)을 포함할 수 있다.
도 1 및 도 2a 내지 도 2f와 관련하여 전술된 실시양태에서, 하이브리드 스페이서(120)는 제1 유전 층(122), 제2 유전 층(124), 및 복합-유전 층(126)을 포함한다. 몇몇 다른 실시양태에서, 본 발명과 부합하는 스페이서는 상기 3개의 층들 중 2개 이하를 포함할 수 있다. 예를 들어, 본 발명과 부합하는 스페이서는 제1 유전 층(122)(예컨대, ZrO2 층) 및 복합-유전 층(126)(예컨대, Zr-O-Si 복합 산화물 층)을 포함할 수 있거나, 복합-유전 층(126)(예컨대, Zr-O-Si 복합 산화물 층) 및 제2 유전 층(124)(예컨대, SiO2 층)을 포함할 수 있거나, 또는 복합-유전 층(126)(예컨대, Zr-O-Si 복합 산화물 층)만 포함할 수 있다. 예를 들어, 어닐링 공정 동안, 어닐링 온도 및/또는 어닐링 시간은, 제1 원 유전 층(122') 및 제2 원 유전 층(124') 중 하나 또는 둘 다가 완전히 소모되도록(예를 들어, 복합-유전 층(126)의 일부로 전환되도록) 제어될 수 있다.
도 3은, 본 발명의 실시양태와 부합하는 예시적인 3D 메모리 장치(300)의 일부의 단면도이다. 메모리 장치(300)는, 예를 들어 3D NAND-유형 메모리 장치일 수 있다. 3D 메모리 장치(300)는 기판(302)을 포함한다. 기판(302)은 반도체 물질(예컨대, 규소, 게르마늄, 규소 게르마늄, 갈륨 아르세나이드, 또는 인듐 포스파이드) 또는 유전 물질(예를 들면, 반도체의 산화물 또는 질화물, 예컨대 규소 산화물 또는 규소 질화물, 또는 플라스틱)을 포함할 수 있다. 몇몇 실시양태에서, 기판(302)은, 상이한 물질을 포함하는 복합 기판(예컨대, 절연체 상의 규소(SOI))을 포함할 수 있다. 몇몇 실시양태에서, 다른 구조가 기판(302) 상에 또는 내에 형성될 수 있다.
도 3에 도시된 예에서, 3D 메모리 장치(300)는, 기판(302) 위로 수직으로 연장되는 복수의 NAND 스트링(310)을 포함하는 NAND-유형 메모리 장치이다. 각각의 NAND 스트링(310)은 반도체 채널(312), 유전 층(314)("메모리 필름"으로도 지칭됨), 및 복수의 금속/유전 티어(316)를 포함한다. 유전 층(314)은 반도체 채널(312)과 금속/유전 티어(316) 사이에 개재될 수 있다. 몇몇 실시양태에서, 반도체 채널(312)은, 기판(302) 위로 대략 수직으로 및 복수의 금속/유전 티어(316)에 대해 대략 수직으로 연장되는 기둥(pillar or column) 구조를 가질 수 있다. 유전 층(314)은 반도체 채널(312)을 둘러쌀 수 있다.
반도체 채널(312)은 반도체 물질, 예를 들면 규소(예컨대, 비정질 규소, 다결정질 규소, 또는 단결정질 규소)를 포함할 수 있다. 몇몇 실시양태에서, 유전 층(314)은, 반도체 채널(312)로부터 복수의 금속/유전 티어(316) 쪽으로의 방향을 따라 배열된 터널링 층, 저장 층(또한 "전하 포획/저장 층"으로도 지칭됨) 및 차단 층을 이 순서로 포함하는 복합 층을 포함할 수 있다. 상기 터널링 층, 저장 층, 및 차단 층은, 동일하거나 상이한 유전 물질로 형성될 수 있다. 예를 들어, 상기 터널링 층은 규소 산화물 또는 규소 질화물 중 적어도 하나를 포함할 수 있고, 상기 저장 층은 규소 질화물, 규소 산소질화물, 또는 규소 중 적어도 하나를 포함할 수 있고, 상기 차단 층은 규소 산화물, 규소 질화물, 또는 고 유전 상수(고-k) 물질 중 적어도 하나를 포함할 수 있다.
도 3에 도시된 바와 같이, 각각의 금속/유전 티어(316)는 금속 층(317) 및 유전 층(318)("금속간 유전 층"으로도 지칭됨)을 포함한다. 즉, 복수의 금속/유전 티어(316)는, 도 3에 도시된, 수직 방향으로 교대로 배열된 복수의 금속 층(317) 및 복수의 유전 층(318)을 포함한다. 금속 층(317)의 적어도 일부는 각각 2개의 이웃 유전 층(318)에 의해 개재되고, 유전 층(318)의 적어도 일부는 각각 2개의 이웃 금속 층(317)에 의해 개재된다.
유전 층(318)은 하나 이상의 유전 물질, 예컨대 규소 산화물, 규소 질화물, 및 규소 산소질화물 중 하나 이상을 포함할 수 있다. 금속 층(317)은 금속, 예컨대 텅스텐(W)을 포함할 수 있다. 반도체 채널(312)과 유전 층(314)에서 각각의 금속 층(317) 및 대응 부분이 함께 3D 메모리 장치(300)의 메모리 셀을 구성할 수 있다. 상기 메모리 셀에서, 금속 층(317)은 게이트, 예컨대 제어 게이트로서 기능할 수 있다.
금속 층(317)의 형성 동안, 상기 금속 원자와 상이한 금속의 공급원으로부터의 일부 잔류 원자가 금속 층(317)에 남아 있을 수 있거나, 금속 층(317) 내에 형성된 공극에 의해 포획될 수 있다. 상기 잔류 원자는 메모리 장치(300)의 다른 부품으로 이동하여 상기 부품의 특성 또는 기능성의 열화를 야기할 수 있거나, 심지어 상기 부품을 손상시킬 수도 있다. 예를 들어, 금속 층(317)은 텅스텐(W)을 포함할 수 있고, 금속 층(317)은 텅스텐 공급원으로서의 텅스텐 헥사플루오라이드(WF6)를 사용하는 화학적 증착(CVD) 방법 또는 원자층 증착(ALD) 방법에 의해 형성될 수 있다. 불소(F) 원자는 텅스텐 금속 층(317)에 남아 있을 수 있거나 텅스텐 금속 층(317)의 공극에 의해 포획될 수 있다.
도 3에 도시된 바와 같이, 메모리 장치(300)는 복수의 금속/유전 티어(316)를 통해 수직으로 연장되는 비아 접촉부(320)를 추가로 포함한다. 도 3에 도시된 바와 같이, 비아 접촉부(320)는 기판(302) 내에 형성된 도핑된 영역(322)(예컨대, 어레이 공통 공급원)과 접촉하고 이에 전기적으로 커플링되며, 따라서 "공급원 접촉부"로도 지칭될 수 있다. 비아 접촉부(320)는 하나 이상의 전도성 물질, 예컨대 텅스텐, 구리, 알루미늄, 코발트, 규소(예컨대, 다결정질 규소) 중 하나 이상, 및 금속 실리사이드를 포함할 수 있다. 몇몇 실시양태에서, 비아 접촉부(320)는 서로의 위에 배열된 다중 층을 포함할 수 있다. 예를 들어, 비아 접촉부(320)는 금속 층(예컨대, 텅스텐 층) 및 다결정질 규소 층을 포함할 수 있고, 상기 금속 층은 상기 다결정질 규소 층 위에 배열된다(즉, 상기 다결정질 규소 층은 상기 금속 층과 도핑된 영역(322) 사이에 배열된다.
메모리 장치(300)는, 비아 접촉부(320)를 이웃 NAND 스트링(310)으로부터 분리하고 이에 따라 비아 접촉부(320)를 이웃 NAND 스트링(310)의 금속 층(317)으로부터 분리하는 하이브리드 스페이서(330)를 추가로 포함한다. 몇몇 실시양태에서, 하이브리드 스페이서(330)는 비아 접촉부(320)를 이웃 NAND 스트링(310)의 금속 층(317)으로부터 절연시킬 수 있다. 몇몇 실시양태에서, 비아 접촉부(320)는 기둥 구조를 가질 수 있고, 하이브리드 스페이서(330)는 비아 접촉부(320)를 둘러쌀 수 있다.
단락을 피하기 위해서는, 비아 접촉부(320)와 금속 층(317) 사이의 우수한 전기적 절연이 필요할 수 있으며, 비아 접촉부(320)와 금속 층(317) 사이의 누전이 방지될 필요가 있을 수 있다. 전술된 바와 같이, 금속 층(317)(예컨대, 텅스텐 층(317)) 내에 남아있거나 금속 층(317)의 공극에 의해 포획된 잔류 원자(예컨대, F 원자)는 메모리 장치(300)의 다른 부품으로 이동할 수 있다. 본 발명의 실시양태와 부합하는 하이브리드 스페이서(330)는 금속 층(317)으로부터의 상기 잔류 원자(예컨대, F 원자)의 이동을 효과적으로 방지하거나 감소시킬 수 있다.
도 3에 도시된 바와 같이, 하이브리드 스페이서(330)는, 금속 층(317)에 근접한 하이브리드 스페이서(330)의 하나의 측면에서의 제1 유전 층(332), 금속 층(317)으로부터 먼 하이브리드 스페이서(330)의 다른 측면(즉, 비아 접촉부(320)에 근접한 하이브리드 스페이서(330)의 측면)에서의 제2 유전 층(334), 및 제1 유전 층(332)과 제2 유전 층(334) 사이에 개재된 복합-유전 층(336)을 포함한다. 본 발명에 따르면, 제1 유전 층(332)은 제1 유전 물질을 포함할 수 있고, 제2 유전 층(334)은, 제1 유전 물질과 상이할 수 있는 제2 유전 물질을 포함할 수 있다. 복합-유전 층(336)은, 상기 제1 유전 물질과 상기 제2 유전 물질의 복합체인 복합 물질을 포함할 수 있다. 예를 들어, 상기 복합 물질의 조성은, 제1 유전 물질의 조성과 제2 유전 물질의 조성의 혼합물일 수 있다. 몇몇 실시양태들에서, 복합-유전 층(336)은, 예를 들어 상기 제1 유전 물질 층과 상기 제2 유전 물질 층 사이의 계면에서 서로 접촉하여 형성된 상기 제1 유전 물질 층과 상기 제2 유전 물질 층을, 예를 들어 어닐링함으로써 형성될 수 있다.
몇몇 실시양태에서, 제1 유전 층(332)은, 예를 들어 지르코늄 산화물(ZrO2)을 포함하는 지르코늄 산화물 층을 포함할 수 있고, 제2 유전 층(334)은, 예를 들어 규소 산화물(SiO2)를 포함하는 규소 산화물 층을 포함할 수 있다. 상응하게, 복합-유전 층(336)은, Zr-O-Si 복합 산화물을 포함하는 Zr-O-Si 복합-산화물 층을 포함할 수 있다.
메모리 장치(300)의 하이브리드 스페이서(330)는, 전술된 반도체 장치(100)의 하이브리드 스페이서(120)와 동일하거나 유사한 구조 및 물질 조성을 가질 수 있으며, 하이브리드 스페이서(120)와 동일하거나 또는 유사한 방법을 사용하여 형성될 수 있다. 하이브리드 스페이서(330)의 제1 유전 층(332), 제2 유전 층(334) 및 복합-유전 층(336)은, 전술된 하이브리드 스페이서(120)의 제1 유전 층(122), 제2 유전 층(124) 및 복합-유전 층(126)과 동일하거나 유사한 물질 조성을 가질 수 있다. 따라서, 본원에 명시적으로 기술되지 않은, 하이브리드 스페이서(330)의 구조, 조성, 형성, 특성, 특징 및 기능뿐만 아니라 제1 유전 층(332), 제2 유전 층(334), 복합-유전 층(336)에 대해서는, 전술된 하이브리드 스페이서(120)뿐만 아니라 제1 유전 층(122), 제2 유전 층(124) 및 복합-유전 층(126)에 대한 것을 참조할 수 있다.
도 4a 내지 도 4g는, 본 발명의 실시양태와 부합하는 메모리 장치(300)의 예시적 형성 공정을 개략적으로 도시한다. 도 4a에 도시된 바와 같이, 후술되는 바와 같은 추가 처리를 위해 기판(302) 위에 메모리 셀 영역이 형성된다. 메모리 셀 영역은 복수의 반도체 채널(312), 복수의 유전 층(314)(메모리 필름), 및 복수의 금속/유전 티어(316)를 포함한다. 금속/유전 티어(316)는 교대로 배열된 금속 층(317) 및 유전 층(318)을 포함한다. 상기 메모리 셀 영역은, 예를 들어, CVD, PVD, 및/또는 ALD 공정을 사용하여 금속 층(317) 및 원 유전 층(318)을 교대로 침착시켜 복수의 금속/유전 티어(316)를 형성하고, 복수의 금속/유전 티어(316)를 통해 에칭하여 비아 홀을 형성하고, 상기 비아 홀 내로 메모리 필름(314)의 물질 및 반도체 채널(312)의 물질을 순차적으로 침착함으로써 형성될 수 있다. 상기 메모리 셀 영역을 형성하는 구체적인 설명은 생략한다.
상기 메모리 셀 영역이 형성된 후, 습식 및/또는 건식 에칭을 비롯한 에칭 공정을 수행하여, 도 4b에 도시된 바와 같이, 전체 금속/유전 티어(316)를 통해 기판(302)까지의 모든 길을 에칭한다. 기판(302)의 일부는 또한 상기 에칭 공정에 의해 에칭 제거된다. 몇몇 실시양태에서, 도 4b에 도시된 바와 같이, 금속 층(317)의 일부가 또한 에칭되어 게이트 오목부(recess)(402)를 형성한다. 에칭 공정의 결과로서, 금속/유전 티어(316)를 통해 수직으로 연장되는 개구(게이트 라인 슬릿)(404)가 형성된다. 교대로 배열된 금속 층(317) 및 유전 층(318)을 포함하는 복수의 금속/유전 티어(316)가 개구(404)를 둘러싼다. 몇몇 실시양태에서, 불순물(예컨대, 인 입자, 붕소 입자, 및/또는 비소 입자)이, 개구(404)에 의해 노출된 기판(302)의 일부 내로 도핑되어, 도 4b에 도시된 바와 같은 도핑된 영역(322)을 형성한다. 상기 불순물은, 예를 들어 주입 및/또는 확산에 의해 기판(302) 내로 도핑될 수 있다. 도핑된 영역(322)은 생성된 메모리 장치에 대한 어레이 공통 공급원으로서 기능할 수 있다.
개구(404)가 형성된 후, 제1 유전 물질을 포함하는 제1 원 유전 층(332')이, 도 4c에 도시된 바와 같이, 상기 장치 위에 형성된다. 제1 원 유전 층(332')은 상기 메모리 셀 영역의 상부 표면과 개구(404)의 노출된 내부 측면 및 하부 표면을 덮을 수 있고, 게이트 오목부(402)를 충전할 수 있다. 따라서, 도 4c에 도시된 바와 같이, 제1 원 유전 층(332')은 금속 층(317)을 덮는다(밀봉한다).
제1 원 유전 층(332')은, 예를 들어, CVD, PVD, 또는 ALD 공정에 의해 형성될 수 있다. 몇몇 실시양태에서, 상기 제1 유전 물질은 ZrO2를 포함할 수 있고, ZrO2의 제1 원 유전 층(332')은, 예를 들어 테트라부톡시지르코늄(Zr(OC4H9)4)을 반응 공급원으로서 사용하는 CVD 공정을 사용하여, 예를 들어 약 300℃ 내지 약 500℃의 온도에서 형성될 수 있다.
또한, 도 4d에 도시된 바와 같이, 제2 유전 물질을 포함하는 제2 원 유전 층(334')이 제1 원 유전 층(332') 위에 형성되고, 제1 원 유전 층(332')을 덮는다. 몇몇 실시양태에서, 제2 원 유전 층(334')은 제1 원 유전 층(332')과 이들 사이의 계면을 사이에 두고 직접 접촉할 수 있다.
상기 제2 유전 물질은 상기 제1 유전 물질과 상이할 수 있고, 상기 제1 유전 물질과 반응하여 복합-유전 물질을 형성할 수 있다. 제2 원 유전 층(334')은, 예를 들어, CVD, PVD, 또는 ALD 공정에 의해 형성될 수 있다. 몇몇 실시양태에서, 상기 제2 유전 물질은 SiO2를 포함할 수 있고, SiO2의 제2 원 유전 층(334')은, 예를 들어 CVD 공정에 의해 형성될 수 있다.
제2 원 유전 층(334')을 형성한 후, 도 4e에 도시된 바와 같이, 승온에서 특정 기간 동안 상기 구조물에 대해 어닐링 처리를 수행한다. 상기 어닐링 처리는, 예를 들어 제1 원 유전 층(332') 및/또는 제2 원 유전 층(334')을 형성하기 위한 동일한 챔버에서, 또는 별도의 어닐링 챔버에서 수행될 수 있다. 상기 어닐링 처리 동안, 제1 원 유전 층(332')과 제2 원 유전 층(334')의 계면 부근의 제1 유전 물질과 제2 유전 물질이 서로 반응하여 복합-유전 물질을 형성할 수 있다. 즉, 상기 계면에 인접한 제1 원 유전 층(332')의 적어도 일부 및 상기 계면에 인접한 제2 원 유전 층(334')의 적어도 일부가 복합-유전 층(336)으로 전환된다. 복합-유전 층(336)의 조성 및 두께는 다양한 인자, 예컨대 어닐링 온도 및/또는 어닐링 시간에 의존할 수 있다. 상기 복합-유전 물질로 전환되지 않은 제1 원 유전 층(332')의 나머지 부분이 제1 유전 층(332)을 구성한다. 유사하게, 상기 복합-유전 물질로 전환되지 않은 제2 원 유전 층(334')의 나머지 부분이 제2 유전 층(334)을 구성한다. 어닐링 처리 결과, 도 4f에 도시된 바와 같이, 제1 유전 층(332), 제2 유전 층(334) 및 복합-유전 층(336)을 포함하는 하이브리드 스페이서(330)가 형성된다. 몇몇 다른 실시양태에서, 제1 및 제2 원 유전 층(332' 및 334') 중 하나 또는 둘 다는 상기 복합-유전 물질로 완전히 전환될 수 있고, 생성된 스페이서는 제1 및 제1 및 제2 유전 층(332, 334) 중 하나 및 복합-유전 층(336)을 포함하거나, 복합-유전 층(336)만을 포함할 것이다.
도 1 및 도 2a 내지 2f와 관련하여 전술된 실시양태와 유사하게, 상기 제1 유전 물질이 ZrO2를 포함하고 상기 제2 유전 물질이 SiO2를 포함하는 실시양태에서, ZrO2의 제1 원 유전 층(332')과 SiO2의 제2 원 유전 층(334') 사이의 계면 근처의 ZrO2 및 SiO2는 서로 반응하여 Zr-O-Si 복합 산화물의 복합-유전 층(336)을 형성할 수 있다. 몇몇 실시양태에서, Zr-O-Si 복합 산화물의 복합-유전 층(336)을 형성하기 위한 어닐링 시간은 약 30분 내지 약 6시간 범위일 수 있고, 어닐링 온도는 약 500℃ 내지 약 1000℃ 범위일 수 있다. 예를 들어, ZrO2의 제1 원 유전 층(332') 및 SiO2의 제2 원 유전 층(334')은 약 800℃에서 약 3시간 동안 어닐링될 수 있다. 상기 어닐링 공정의 결과, Zr-O-Si 복합 산화물의 복합-유전 층(336)에서 Zr 대 Si 몰비는, 예를 들어 약 1:2일 수 있고, Zr-O-Si 복합 산화물의 복합-유전 층(336)에서 Zr+Si 대 O 몰비는, 예를 들어 약 1:2일 수 있다.
메모리 장치(300)의 하이브리드 스페이서(330)의 구성 및 물질 구조, 및 하이브리드 스페이서(330)의 형성 공정은, 도 1 및 2a 내지 2f와 관련하여 전술된 하이브리드 스페이서(120)의 경우와 동일하거나 유사할 수 있다. 따라서, 하이브리드 스페이서(330)에 대한 일부 상세한 설명은 생략하며, 하이브리드 스페이서(120)와 관련된 내용을 참조할 수 있다.
하이브리드 스페이서(330)가 형성된 후, 도 4g에 도시된 바와 같이, 하나 이상의 전도성 물질이 개구(404)에 내에 충전되어, 도핑된 영역(322)에 전기적으로 커플링되는 비아 접촉부(320)를 형성한다. 상기 하나 이상의 전도성 물질은, 예를 들어 CVD, PVD, ALD 및 전기도금 공정 중 하나 이상에 의해 개구(404) 내로 충전될 수 있다.
몇몇 실시양태에서, 상기 하나 이상의 전도성 물질의 침착 전에, 개구(404)의 하부 상의 하이브리드 스페이서(330)의 적어도 일부는, 예를 들어 에칭에 의해 제거되어, 비아 접촉부(320)를 도핑된 영역(322)과 전기적으로 접촉시킬 수 있다. 몇몇 실시양태에서, 상기 하나 이상의 전도성 물질의 침착 전에, 상기 장치의 상부 표면 상의 하이브리드 스페이서(330)가 제거될 수 있다. 몇몇 다른 실시양태에서, 상기 장치의 상부 표면 상의 하이브리드 스페이서(330)는 상기 하나 이상의 전도성 물질의 침착 후에 제거될 수 있다.
비아 접촉부(320)는 하나 이상의 적합한 전도성 물질 및/또는 하나 이상의 층을 포함할 수 있고, 대응하는 적합한 방법을 사용하여 형성될 수 있다. 예를 들어, 비아 접촉부(320)는, 금속 층(317)과 동일한 금속 물질(예컨대, 텅스텐)을 갖는 금속 층을 포함할 수 있으며, 금속 층(317)을 형성하는 것과 유사한 방법을 사용하여 형성될 수 있다. 또다른 예로서, 비아 접촉부(320)는 다결정질 규소 층을 포함할 수 있고, 예를 들어 CVD 공정에 의해 형성될 수 있다. 몇몇 실시양태에서, 비아 접촉부(320)는 서로의 위에 또는 나란히 배열된 금속 층(예컨대, 텅스텐 층) 및 다결정질 규소 층을 포함할 수 있다. 예를 들어, 다결정질 규소가 먼저 개구(404) 내로 침착되어 다결정질 규소 층을 형성하고, 이어서 금속(예컨대, 텅스텐)이 개구(404) 내로 침착되어 금속 층(예컨대, 텅스텐 층)을 형성할 수 있다. 생성된 비아 접촉부(320)는 상기 다결정질 규소 층 위에 상기 금속 층(예컨대, 텅스텐 층)을 포함한다.
도 4a 내지 도 4g는, 메모리 장치(300)의 예시적 형성 방법에서의 예시적인 공정 순서를 도시한다. 본 발명의 실시양태와 부합하는 방법은, 도 4a 내지 도 4g에 도시되고 전술된 것과 상이한 순서로 수행될 수 있다. 예를 들어, 몇몇 실시양태에서, 제1 원 유전 층(332')의 적어도 일부 및 제2 원 유전 층(334')의 적어도 일부를 복합-유전 층(336)으로 전환시키기 위한 어닐링 처리는 비아 접촉부(320)가 형성된 이후에 수행될 수 있다. 또한, 메모리 장치(300)의 제조는 다른 공정, 예컨대 금속 접촉부 및 주변 회로의 형성을 또한 포함할 수 있다. 상기 공정에 대한 구체적인 설명은 본원에서 생략한다.
본 발명의 원리 및 실행이 본 명세서의 특정 실시양태를 사용하여 기술되었지만, 이러한 실시양태에 대한 전술된 설명은 단지 본 발명의 방법 및 방법의 핵심 발상을 이해하는 것을 돕기 위한 것으로 의도된다. 한편, 당업자는 본 발명의 발상에 따라 구체적인 실행 및 적용 범위를 변경할 수 있다. 결론적으로, 본 명세서의 내용이 본 발명을 제한하는 것으로 해석되어서는 안 된다.

Claims (42)

  1. 기판;
    상기 기판 위에 배열되고, 각각, 텅스텐을 포함하는 금속 층 및 금속간(inter-metal) 유전 층을 포함하는 복수의 금속/유전 티어(tier);
    상기 금속/유전 티어를 통해 배열된 비아 접촉부(via contact); 및
    상기 금속/유전 티어와 상기 비아 접촉부 사이에 배열된 하이브리드 스페이서로서, 상기 하이브리드 스페이서는 복합-유전 물질을 포함하는 복합-유전 층을 포함하고, 상기 복합-유전 물질의 조성은 제1 유전 물질의 조성 및 상기 제1 유전 물질과 상이한 제2 유전 물질의 조성의 혼합물인, 하이브리드 스페이서
    를 포함하는 메모리 장치로서,
    상기 비아 접촉부가 다결정질 규소 층 및 상기 다결정질 규소 층 위에 배열된 텅스텐 층을 포함하는, 메모리 장치.
  2. 제1항에 있어서,
    상기 하이브리드 스페이서가, 상기 제1 유전 물질 또는 상기 제2 유전 물질을 포함하는 다른 유전 층을 추가로 포함하는, 메모리 장치.
  3. 제2항에 있어서,
    상기 다른 유전 층이, 상기 금속/유전 티어에 근접한 상기 복합-유전 층의 하나의 측면 및 상기 금속/유전 티어로부터 먼 상기 복합-유전 층의 다른 측면에 배열되는, 메모리 장치.
  4. 제1항에 있어서,
    상기 하이브리드 스페이서가,
    상기 금속/유전 티어에 근접한 상기 복합-유전 층의 하나의 측면에 배치되고 상기 제1 유전 물질을 포함하는 제1 유전 층; 및
    상기 금속/유전 티어로부터 먼 상기 복합-유전 층의 다른 측면에 배치되고 상기 제2 유전 물질을 포함하는 제2 유전 층
    을 추가로 포함하는, 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 유전 물질이 지르코늄 산화물을 포함하고;
    상기 제2 유전 물질이 규소 산화물을 포함하고;
    상기 복합-유전 물질이 지르코늄-산소-규소 복합 산화물을 포함하는, 메모리 장치.
  6. 제5항에 있어서,
    상기 지르코늄-산소-규소 복합 산화물에서 Zr 대 Si 몰비가 0.3 내지 0.7 범위인, 메모리 장치.
  7. 제6항에 있어서,
    상기 지르코늄-산소-규소 복합 산화물에서 Zr 대 Si 몰비가 0.5인, 메모리 장치.
  8. 제1항에 있어서,
    상기 복합-유전 물질이 상기 제1 유전 물질 및 상기 제2 유전 물질보다 높은 조밀성(compactness)을 갖는, 메모리 장치.
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 비아 접촉부가 기둥(pillar) 구조를 갖고,
    상기 스페이서가 상기 비아 접촉부를 둘러싸는, 메모리 장치.
  12. 제1항에 있어서,
    상기 기판이, 상기 비아 접촉부 아래에 배열된 도핑된 영역을 포함하는, 메모리 장치.
  13. 제12항에 있어서,
    상기 비아 접촉부가 상기 도핑된 영역과 접촉하여 전기적으로 커플링된(electrically coupled), 메모리 장치.
  14. 제1항에 있어서,
    상기 금속/유전 티어를 통해 배열되고, 반도체 물질을 포함하는 반도체 채널; 및
    상기 반도체 채널과 상기 금속/유전 티어 사이의 메모리 필름
    을 추가로 포함하는, 메모리 장치.
  15. 제14항에 있어서,
    상기 메모리 필름이, 상기 반도체 채널로부터 상기 금속/유전 티어 쪽으로의 방향을 따라 배열된 터널링 층, 저장 층 및 차단 층을 이 순서로 포함하는, 메모리 장치.
  16. 제14항에 있어서,
    상기 반도체 채널이 기둥 구조를 갖고,
    상기 메모리 필름이 상기 반도체 채널을 둘러싸는, 메모리 장치.
  17. 기판 위에 복수의 금속 층/유전 층을 형성하는 단계로서, 상기 금속 층이 텅스텐을 포함하는, 단계;
    상기 금속 층/유전 층을 통해 연장되는 개구(opening)를 형성하는 단계;
    상기 개구의 적어도 내부 측벽 위에, 제1 유전 물질을 포함하는 제1 유전 층을 형성하는 단계;
    상기 제1 유전 층 위에, 상기 제1 유전 물질과 상이한 제2 유전 물질을 포함하는 제2 유전 층을 형성하는 단계; 및
    상기 제1 유전 층과 상기 제2 유전 층 사이의 계면에 인접한 상기 제1 유전 층의 적어도 일부 및 상기 제2 유전 층의 적어도 일부를 복합-유전 층으로 전환시키기 위해 어닐링 처리를 수행하는 단계로서, 상기 복합-유전 층은, 상기 제1 유전 물질의 조성과 상기 제2 유전 물질의 조성의 혼합물인 조성을 갖는 복합-유전 물질을 포함하는, 단계
    를 포함하는 메모리 장치의 형성 방법으로서,
    상기 개구를 하나 이상의 전도성 물질로 충전함으로써 비아 접촉부를 형성하는 단계를 추가로 포함하고,
    상기 비아 접촉부를 형성하는 단계가, 다결정질 규소를 상기 개구에 침착시켜 다결정질 층을 형성하고; 텅스텐을 상기 개구에 침착시켜, 상기 다결정질 층 위에 텅스텐 층을 형성하는 단계를 포함하는, 메모리 장치의 형성 방법.
  18. 제17항에 있어서,
    상기 제1 유전 층을 형성하는 단계가, 지르코늄 산화물 층을 형성하는 것을 포함하고;
    상기 제2 유전 층을 형성하는 단계가, 규소 산화물 층을 형성하는 것을 포함하고;
    상기 제1 유전 층의 적어도 일부 및 상기 제2 유전 층의 적어도 일부를 전환시키기 위해 어닐링 처리를 수행하는 단계가, 상기 지르코늄 산화물 층과 상기 규소 산화물 층 사이의 계면에 인접한 상기 지르코늄 산화물 층의 적어도 일부 및 상기 규소 산화물 층의 일부를 지르코늄-산소-규소 복합 산화물 층으로 전환시키기 위한 어닐링 처리를 수행하는 것을 포함하는, 형성 방법.
  19. 제18항에 있어서,
    상기 어닐링 처리를 수행하는 단계가, 500℃ 내지 1000℃ 범위의 온도에서 30분 내지 6시간 범위의 기간 동안 어닐링 처리를 수행하는 것을 포함하는, 형성 방법.
  20. 제19항에 있어서,
    상기 어닐링 처리를 수행하는 단계가, 800℃에서 3시간 동안 어닐링 처리를 수행하는 것을 포함하는, 형성 방법.
  21. 제17항에 있어서,
    상기 복수의 금속 층/유전 층을 형성하는 단계가, 화학적 증착에 의해 복수의 텅스텐 층과 복수의 유전 층을 교대로 침착시키는 것을 포함하는, 형성 방법.
  22. 삭제
  23. 삭제
  24. 제17항에 있어서,
    상기 개구에 의해 노출된 상기 기판의 일부에 불순물을 도핑하여 도핑된 영역을 형성하는 단계를 추가로 포함하는, 형성 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
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