CN109494226B - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件及其制造方法。可以提供半导体器件和制造半导体器件的方法。所述半导体器件可以包括形成在基板上方的源线。所述半导体器件可以包括沟道图案，所述沟道图案包括设置在所述源线上方的连接部和沿着第一方向从所述连接部突出的柱部。所述半导体器件可以包括阱结构，所述阱结构沿着所述第一方向从所述连接部突出并且与所述源线分隔开。所述半导体器件可以包括源接触结构，所述源接触结构沿着所述第一方向从所述源线突出并且穿过所述连接部。所述半导体器件可以包括栅极堆叠物，所述栅极堆叠物设置在所述源接触结构和所述阱结构之间并且包围所述连接部上方的所述柱部。

Description

半导体器件及其制造方法
技术领域
本公开的各个实施方式可以总体上涉及半导体器件及其制造方法，并且更具体地，涉及三维半导体存储装置及其制造方法。
背景技术
半导体器件包括能够存储数据的多个存储单元晶体管。存储单元晶体管可以串联联接在选择晶体管之间，因此形成存储串。可以通过在基板上堆叠存储单元晶体管的栅极和选择晶体管的栅极来实现三维半导体器件。
发明内容
在本公开的实施方式中，可以提供一种半导体器件。所述半导体器件可以包括形成在基板上方的源线。所述半导体器件可以包括沟道图案，所述沟道图案包括设置在所述源线上方的连接部和沿着第一方向从所述连接部突出的柱部。所述半导体器件可以包括阱结构，所述阱结构沿着所述第一方向从所述连接部突出并且与所述源线分隔开。所述半导体器件可以包括源接触结构，所述源接触结构沿着所述第一方向从所述源线突出并且穿过所述连接部。所述半导体器件可以包括栅极堆叠物，所述栅极堆叠物设置在所述源接触结构和所述阱结构之间并且在所述连接部上方包围所述柱部。
在本公开的实施方式中，可以提供一种半导体器件。所述半导体器件可以包括设置在源线上方的栅极堆叠物。所述半导体器件可以包括源接触结构，所述源接触结构设置在所述栅极堆叠物之间并且朝向所述源线比所述栅极堆叠物突出的更多，使得所述源接触结构联接至所述源线。所述半导体器件可以包括设置在所述栅极堆叠物和所述源接触结构之间的绝缘分隔件。所述半导体器件可以包括水平延伸部，所述水平延伸部从所述源接触结构的与所述源线相邻的下端部的侧壁突出并且与所述绝缘分隔件交叠。
在本公开的实施方式中，可以提供一种制造半导体器件的方法。所述方法可以包括形成包围沟道层并且设置在源线上方的堆叠物，所述沟道层包括设置在所述源线上方的连接部和沿着第一方向从所述连接部延伸的柱部，所述堆叠物包围所述沟道层的所述连接部上方的所述沟道层的所述柱部。所述方法可以包括形成穿过所述堆叠物以将所述堆叠物划分成栅极堆叠物并且使所述连接部暴露的第一开口和第二开口。所述方法可以包括形成沿着所述第一开口的表面和所述第二开口的表面延伸的阱掺杂层。所述方法可以包括通过从所述第二开口去除所述阱掺杂层的一部分以使所述第二开口暴露。所述方法可以包括形成从所述第二开口延伸的源沟槽以使所述源线暴露。所述方法可以包括形成填充所述源沟槽和所述第二开口的源接触层。
在本公开的实施方式中，可以提供一种制造半导体器件的方法。所述方法可以包括形成源线。所述方法可以包括形成包括与所述源线平行延伸的连接部和沿着第一方向从所述连接部突出的柱部的沟道图案。所述方法可以包括形成包围所述柱部并且设置在所述连接部上方的栅极堆叠物。所述方法可以包括在所述栅极堆叠物的侧壁上形成绝缘分隔件。所述方法可以包括形成包括按照与所述绝缘分隔件交叠的方式突出的水平延伸部的源接触结构，所述源接触结构设置在所述栅极堆叠物之间并且按照使得所述源接触结构联接至所述源线的方式穿过所述连接部。
附图说明
图1示出了根据本公开的实施方式的半导体器件的示意性电路图。
图2A和图2B示出了例示根据本公开的实施方式的半导体器件的平面图。
图3A和图3B示出了例示根据本公开的实施方式的半导体器件的截面图。
图4示出了例示根据本公开的实施方式的半导体器件的截面图。
图5示出了图3A、图3B或图4中示出的区域C的放大图。
图6A至图6L示出了例示根据本公开的实施方式的制造半导体器件的方法的截面图。
图7示出了例示根据本公开的实施方式的制造半导体器件的方法的截面图。
图8A和图8B是例示根据本公开的实施方式的制造半导体器件的方法的截面图。
图9示出了例示根据本公开的实施方式的存储系统的配置的框图。
图10示出了例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
现在将参照附图在下文中更充分地描述示例实施方式；然而，这些实施方式可按不同形式实施，而不应该被理解为限于本文中阐述的实施方式。相反，提供这些实施方式以使得本公开有助于本发明教导的描述，并且将描述传达给本领域技术人员。
在附图中，为了图示清晰起见，可夸大尺寸。应该理解，当元件被称为“在”两个元件“之间”时，它可以仅是这两个元件之间的元件，或者还可存在一个或更多个中间元件。
下文中，将参照附图来描述实施方式。本文中参照作为实施方式的示意性例示(和中间结构)的截面图来描述实施方式。如此，将预料到作为例如制造技术和/或容差的结果的例示的形状的变化。因此，实施方式不应该被理解为限于本文中例示的区域的特定形状，而是可以包括由例如制造导致的形状的偏差。在附图中，为了清晰起见，可以夸大层和区域的长度和大小。附图中的相似参考标号表示相似的元件。
可以使用诸如“第一”和“第二”这样的术语来描述各个组件，但是它们不应该限制各个组件。使用这些术语只是出于将一组件与其它组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件，依此类推。此外，“和/或”可以包括所提到的组件中的任一个或组合。
此外，单数形式可以包括复数形式，只要它在句子中没有具体提到。此外，说明书中使用的“包括/包含”或其变型表示存在或添加一个或更多个组件、步骤、操作和元件。
此外，除非另外限定，否则包括技术术语和科学术语的本说明书中使用的所有术语具有与相关领域的技术人员将通常理解的含义相同的含义。通用字典中定义的术语应该被理解为具有与相关领域背景下将理解的含义相同的含义，并且除非在本说明书中另外清楚限定，否则不应该被理解为具有理想或过于正式的含义。
还要注意，在本说明书中，“连接/联接”是指一个组件不仅直接连接另一个组件，而且通过中间组件间接连接另一个组件。另一方面，“直接连接/直接联接”是指在没有中间组件的情况下一个组件直接连接至另一个组件。
本公开的实施方式提供了操作可靠性提高的三维半导体器件及其制造方法。
图1示出了根据本公开的实施方式的半导体器件的示意性电路图。
参照图1，根据实施方式的半导体器件可以包括联接在位线BL和源线CSL之间的多个存储串SR。
存储串SR可按之字形方式布置，以提高半导体器件的集成度。可通过沟道图案的柱部的布置来限定存储串SR的布置。本文中，随后将参照图2A来描述沟道图案的柱部的布置。
存储串SR中的每一个可以包括通过沟道图案的柱部彼此串联联接的源极选择晶体管SSTa或SSTb、多个存储单元晶体管MC1至MCn(n是2或更大的自然数)和漏极选择晶体管DSTa或DSTb。存储串SR中的每一个可以包括单个漏极选择晶体管DSTa或者彼此串联联接的两个或更多个漏极选择晶体管DSTa和DSTb。存储串SR中的每一个可以包括单个源极选择晶体管SSTa或者彼此串联联接的两个或更多个源极选择晶体管SSTa和SSTb。
存储串SR可以联接至栅极堆叠物GST1和GST2。虽然图1例示了第一栅极堆叠物GST1和第二栅极堆叠物GST2，但是栅极堆叠物的数量不限于此。
栅极堆叠物GST1和GST2中的每一个可以包括源极选择线SSLa或SSLb、字线WL1至WLn和漏极选择线DSLa或DSLb。栅极堆叠物GST1和GST2中的每一个可以包括设置在字线WL1至WLn下方的单条源极选择线SSLa或者彼此分隔开并且设置在字线WL1至WLn下方的两条或更多条源极选择线SSLa和SSLb。栅极堆叠物GST1和GST2中的每一个可以包括设置在字线WL1至WLn上方的单条漏极选择线DSLa或者彼此分隔开并且设置在字线WL1至WLn上方的两条或更多条漏极选择线DSLa和DSLb。
字线WL1至WLn联接至存储单元晶体管MC1至MCn的栅极。源极选择线SSLa和SSLb联接至源极选择晶体管SSTa和SSTb的栅极。漏极选择线DSLa和DSLb联接至漏极选择晶体管DSTa和DSTb的栅极。漏极选择线DSLa和DSLb控制存储串SR和位线BL之间的电连接。源极选择线SSLa和SSLb控制存储串SR和源线CSL之间的电连接。
源线CSL可以经由源接触结构SCL联接至存储串SR。存储串SR可以经由阱结构WE联接至阱拾取线WPL。阱结构WE可以设置在栅极堆叠物GST1和GST2中的每一个的一侧，并且源接触结构SCL可以设置在其另一侧。换句话说，栅极堆叠物GST1和GST2中的每一个可以设置在阱结构WE和与阱结构WE相邻设置的源接触结构SCL之间。
源线CSL联接至放电晶体管CST。放电晶体管CST可以包括栅极端子、源极端子和漏极端子。如图3B或图4中所示，放电晶体管CST可以设置在源线CSL和基板SUB之间。放电晶体管CST的源极端子和漏极端子中的一个联接至源线CSL，而放电晶体管CST的源极端子和漏极端子中的另一个联接至地。放电晶体管CST可以响应于施加到栅极端子的信号而将源线CSL联接至地。换句话说，放电晶体管CST可以确定是否将源线CSL的电压放电。
根据上述电路，根据实施方式的存储串SR中的每一个可以包括与阱结构WE联接的第一端子、与源线CSL联接的第二端子、与字线WL1至WLn中的每一条联接的第三端子和与位线BL联接的第四端子。特别地，在本公开的实施方式中，因为联接至阱结构WE的第一端子与联接至源线CSL的第二端子分开，所以可以独立地执行通过阱结构WE控制擦除操作的操作和通过源线CSL控制读操作或编程操作的操作。因此，可以增强根据本公开的实施方式的半导体器件的操作可靠性。
图2A和图2B是例示形成图1中示出的电路的半导体器件的平面图。图2A和图2B仅例示了栅极堆叠物的一侧。
图2A示出了例示设置在上部线下方的结构的平面图。
参照图2A，栅极堆叠物GST1和GST2中的每一个设置在彼此相邻的源接触结构SCL和对应的阱结构WE之间。栅极堆叠物GST1和GST2中的每一个包围沟道图案CH的对应柱部PP。换句话说，沟道图案CH的柱部PP穿过栅极堆叠物GST1和GST2。下文中，将柱部PP延伸的方向限定为第一方向I。
栅极堆叠物GST1和GST2可以包括台阶状接触区。栅极堆叠物GST1和GST2可以形成存储块。栅极堆叠物GST1和GST2可以沿着第二方向II和第三方向III延伸。第二方向II和第三方向III彼此交叉。第二方向II和第三方向III与第一方向I垂直交叉。源接触结构SCL和阱结构WE沿着第二方向II彼此平行地延伸。栅极堆叠物GST1和GST2中的一个可以设置在沿着第三方向III彼此相邻的源接触结构SCL和阱结构WE之间。源接触结构SCL和阱结构WE可以沿着第三方向III交替地布置。阱结构WE面对源接触结构SCL，栅极堆叠物GST1或GST2插置在阱结构WE和源接触结构SCL之间。虽然图2A例示了源接触结构SCL和阱结构WE沿着第二方向II以线形状延伸的情况，但是本公开不限于此。例如，源接触结构SCL和阱结构WE中的每一个可以被划分成沿着第二方向II彼此分隔开的多个插塞图案。
绝缘分隔件IS可以沿着栅极堆叠物GST1和GST2的侧壁形成。绝缘分隔件IS可以设置在阱结构WE与栅极堆叠物GST1和GST2之间以及源接触结构SCL与栅极堆叠物GST1和GST2之间，使得栅极堆叠物GST可以与阱结构WE和源接触结构SCL绝缘。源接触结构SCL联接至设置在栅极堆叠物GST1和GST2下方的源线CSL。图3A或图4中例示了源线CSL和源接触结构SCL之间的连接关系。
沿着沟道图案CH的柱部PP限定存储串SR。柱部PP可以按之字形方式布置。存储串SR中的每一个还包括多层存储层ML。多层存储层ML可以沿着沟道图案CH的外表面延伸。在一个示例中，多层存储层ML可以从沟道图案CH与栅极堆叠物GST1和GST2之间的空间延伸到沟道图案CH与源线CSL之间的空间中。沟道图案CH还包括与柱部PP联接的连接部。连接部设置在源线与栅极堆叠物GST1和GST2之间。图3A至图4中例示了沟道图案CH的连接部的结构。
栅极堆叠物GST1和GST2可以由设置在栅极堆叠物GST1和GST2下方的支承件IP来支承。支承件IP可以被设置成不与柱部PP交叠，或者仅柱部PP的部分可以与支承件IP交叠。
沟道图案CH的柱部PP中的每一个可以被形成为包围对应的覆盖图案CAP。覆盖图案CAP可以与沟道图案CH电联接，以将来自位线的信号传输到沟道图案CH。
图2B示出了例示设置在上部线的布局的平面图。
参照图2B，上部线可以包括与沟道图案CH的柱部PP联接的位线BL以及与阱结构WE联接的阱拾取线WPL。上部线还可以包括与源接触结构SCL联接的源虚设线SDL。上部线BL、WPL和SDL设置在栅极堆叠物GST1和GST2的上方。
位线BL可以通过位线接触插塞BCT电联接至柱部PP。位线接触插塞BCT中的每一个可以与图2A中示出的对应的柱部PP和关联的覆盖图案CAP中的至少一个接触，并且朝向对应的位线BL延伸。虽然未示出，但是位线BL可以联接至外围电路，以将驱动电压传输到柱部PP。
阱拾取线WPL可以通过阱接触插塞WCT电联接至阱结构WE。阱拾取线WPL可以联接至外围电路，以向阱结构WE供应阱电压。
源虚设线SDL可以通过虚设接触插塞DCT电联接至源接触结构SCL。源虚设线SDL可以由低电阻金属层形成，使得与源接触结构SCL联接的源线的电阻能够减小。源虚设线SDL可以由诸如钨或铝这样的低电阻金属形成。源虚设线SDL可以由与位线BL相同的材料形成并且设置在与位线BL相同的层上。可以根据需要而省略源虚设线SDL。如果省略了源虚设线SDL，则可以增加上部线的布置中的余量。
栅极堆叠物GST1和GST2可以与栅极接触插塞GCT联接。栅极接触插塞GCT可以分别联接至通过栅极堆叠物GST1和GST2的台阶状结构而暴露的栅极，并且可以沿着第一方向I延伸。
图3A和图3B示出了例示根据本公开的实施方式的半导体器件的截面图。图4示出了例示根据本公开的实施方式的半导体器件的截面图。更详细地，图3A示出了沿着图2B中示出的线A-A’截取的截面图。图3B示出了沿着图2B中示出的线B-B’截取的截面图。图4示出了沿着图2B的线A-A’截取的截面图，以例示阱结构的修改。
参照图3A至图4，源线CSL可以设置在包括外围电路PERI的基板SUB上方。外围电路PERI包括被配置为控制存储串SR的操作的驱动晶体管CST和PTR。驱动晶体管CST和PTR可以包括被配置为将源线CSL联接至地的放电晶体管CST。
外围电路PERI的驱动晶体管CST和PTR可以被布置为具有各种结构，并且通过具有各种布局的接触插塞和布线联接至存储串SR。
外围电路PERI和与外围电路PERI联接的接触插塞和布线可以被第一下绝缘层LIL1覆盖。第一下绝缘层LIL1可以由多个绝缘层形成。
可以在第一下绝缘层LIL1上设置被下源接触插塞LSCT穿透的第二下绝缘层LIL2。下源接触插塞LSCT可以包括金属层M1。下源接触插塞LSCT还可以包括阻挡金属层BM1。下源接触插塞LSCT的阻挡金属层BM1可以设置在金属层M1和第二下绝缘层LIL2之间，以防止金属层M1和第二下绝缘层LIL2彼此直接接触。
下源接触插塞LSCT可以联接至放电晶体管CST的源极端子和漏极端子中的任一个。下源接触插塞LSCT可以经由形成在第一下绝缘层LIL1中的接触插塞和布线而联接至放电晶体管CST。
源线CSL联接至下源接触插塞LSCT并且形成在第二下绝缘层LIL2上。源线CSL可以包含第一导电类型掺杂物。第一导电类型掺杂物可以是n型掺杂物。详细地，源线CSL可以包括包含第一导电类型掺杂物的源掺杂半导体层SDP。源掺杂半导体层SDP可以是n型掺杂硅层。源线CSL还可以包括金属层M2。源线CSL的金属层M2可以设置在源掺杂半导体层SDP的下方，并且能够使源掺杂半导体层SDP的电阻减小。源线CSL还可以包括设置在金属层M2和第二下绝缘层LIL2之间的阻挡金属层BM2。源线CSL的阻挡金属层BM2能够防止金属层M2和第二下绝缘层LIL2彼此直接接触。
源线CSL可以被配置为支承栅极堆叠物GST1和GST2的支承件IP穿透。支承件IP可以沿着作为向上方向的第一方向比源线CSL突出的更多。栅极堆叠物GST1和GST2可以在与源线CSL分隔开的位置处设置在源线CSL上方。
沟道图案CH沿着源线CSL与栅极堆叠物GST1和GST2之间的空间延伸，并且按照穿过栅极堆叠物GST1和GST2的方式沿着第一方向I突出。更详细地，沟道图案CH可以包括连接部LP和柱部PP。连接部LP和柱部PP形成一体的沟道图案CH，在连接部LP和柱部PP之间没有界面。包括连接部LP的沟道图案CH可以设置在源线CSL的上方。
连接部LP设置在源线CSL上。柱部PP沿着第一方向从连接部LP突出并且穿过栅极堆叠物GST1和GST2。柱部PP是被栅极堆叠物GST1和GST2包围的部分，并且沿着穿过栅极堆叠物GST1和GST2的孔的内表面延伸。连接部LP设置在源线CSL与栅极堆叠物GST1和GST2之间的空间中，并且包围支承件IP。连接部LP将柱部PP彼此联接。连接部LP沿着栅极堆叠物GST1和GST2中的每一个的底部、支承件IP的侧壁和源线CSL的上表面延伸。
沟道图案CH可以被多层存储层ML包围。多层存储层ML可以沿着沟道图案CH的外表面延伸。换句话说，多层存储层ML沿着柱部PP和连接部LP的表面延伸。沟道图案CH可以被形成为包围间隙填充绝缘图案FI。
间隙填充绝缘图案FI被柱部PP包围。源线CSL与栅极堆叠物GST1或GST2之间的空间填充有间隙填充绝缘图案FI。间隙填充绝缘图案FI沿着第一方向I延伸到穿过栅极堆叠物GST1或GST2。间隙填充绝缘图案FI的穿过栅极堆叠物GST1或GST2的部分被柱部PP包围。间隙填充绝缘图案FI的设置在源线CSL与栅极堆叠物GST1或GST2之间的部分被连接部LP包围。源接触结构SCL可以设置在穿过第一栅极堆叠物GST1的间隙填充绝缘图案FI和穿过第二栅极堆叠物GST2的间隙填充绝缘图案FI之间。
间隙填充图案FI可以具有比柱部PP小的高度。在这种情况下，可以在每个间隙填充绝缘图案FI的上端部上设置覆盖图案CAP。每个覆盖图案CAP可以被关联的柱部PP的上端部包围。覆盖图案CAP中的每一个可以由包含第一导电类型掺杂物的半导体层形成。例如，覆盖图案CAP中的每一个可以由掺杂有n型掺杂物的硅层形成。覆盖图案CAP中的每一个可以用作漏结。
覆盖图案CAP可以沿着第一方向I比栅极堆叠物GST1和GST2突出的更多。覆盖图案CAP可以被第一上绝缘层UIL1覆盖。
支承件IP中的每一个可以具有由连接部LP包围的侧壁。多层存储层ML在连接部LP和支承件IP之间延伸。
沟道图案CH的柱部PP中的每一个可以联接至位线BL中的对应一条。位线BL可以设置在第二上绝缘层UIL2上。第二上绝缘层UIL2形成在第一上绝缘层UIL1上。位线BL可以经由穿过第一上绝缘层UIL1和第二上绝缘层UIL2的位线接触插塞BCT联接至沟道图案CH的柱部PP。位线接触插塞BCT可以联接至覆盖图案CAP。
沟道图案CH的连接部LP可以联接至阱结构WE。阱结构WE沿着第一方向I从连接部LP突出并且与源线CSL分隔开。阱结构WE的与沟道图案CH的连接部LP接触的至少一部分可以包括与第一导电类型掺杂物不同的第二导电类型掺杂物。第二导电类型掺杂物可以是p型掺杂物。阱结构WE中的p型掺杂物可以是要在擦除操作期间供应到沟道图案CH的孔的源。
例如，阱结构WE可以包括包含欧姆接触区OC的阱掺杂层WDP以及设置在阱掺杂层WDP上的金属层M3。阱掺杂层WDP可以与沟道图案CH的连接部LP接触并沿着第一方向I延伸，并且阱掺杂层WDP可以被形成为低于栅极堆叠物GST1或GST2。阱掺杂层WDP可以是掺杂有第二导电类型掺杂物的半导体层。例如，阱掺杂层WDP可以是p型掺杂硅层。在欧姆接触区OC下方的阱掺杂层WDP中，可以散布第一浓度的第二导电类型掺杂物。出于提供欧姆接触的目的，欧姆接触区OC可以包括高于第一浓度的第二浓度的第二导电类型掺杂物。
如图3A中所示，阱掺杂层WDP可以被形成为使得绝缘分隔件IS之间的空间完全被其填充。另选地，如图4中所示，阱掺杂层WDP可以被形成为具有U形横截面结构，而不是具有完全填充绝缘分隔件IS之间的空间的形状。在这种情况下，阱结构WE还可以包括由设置在绝缘分隔件IS之间的阱掺杂层WDP包围的未掺杂半导体层UDP。在已经执行了形成源接触结构SCL的源接触层SC的处理之后，可以保留未掺杂半导体层UDP。因此，在一个实施方式中，源接触层SC可以由未掺杂半导体层UDP形成。
参照图3A至图4，沟道图案CH的连接部LP可以通过源接触结构SCL联接至源线CSL。源接触结构SCL可以与源线CSL接触并且按照穿过连接部LP的方式沿着第一方向从源线CSL突出。源接触结构SCL可以延伸到源线CSL中。源接触结构SCL可以包括源接触层SC和金属层M3。源接触层SC沿着第一方向从源线CSL延伸并且可以被形成为低于栅极堆叠物GST1或GST2。源接触层SC可以包括与源线CSL和沟道图案CH的连接部LP接触的下端部P。源接触层SC可以由未掺杂半导体层形成。更详细地，源接触层SC可以由未掺杂硅层形成。源接触层SC的与源线CSL接触的下端部P可以包括从源线CSL扩散的第一导电类型掺杂物。根据为简化制造处理而提供的本公开的实施方式，可以在源接触层SC的与位线BL面对的上端部中散布与第一导电类型掺杂物不同的第二导电类型掺杂物，因此能够限定虚设接触区DC。虚设接触区DC可以在形成欧姆接触区OC的处理期间形成。
源接触层SC可以包括未掺杂区。未掺杂区可以保留在源线CSL和虚设接触区DC之间。未掺杂区能够防止因虚设接触区DC和源线CSL之间的连接而导致形成PN二极管结构。未掺杂区可以阻挡从虚设接触区DC供应空穴。特别地，未掺杂区可以保留在源接触层SC的散布有从源线CSL扩散的第一导电类型掺杂物的下端部P与散布有第二导电类型掺杂物的虚设接触区DC之间。
可以通过同一处理来形成阱结构WE的金属层M3和源接触结构SCL。阱结构WE的金属层M3与欧姆接触区OC接触并且沿着第一方向延伸。源接触结构SCL的金属层M3与虚设接触区DC接触并且沿着第一方向延伸。阱结构WE和源接触结构SCL中的每一个还可以包括阻挡金属层BM3，以防止金属层M3和绝缘分隔件IS彼此直接接触。
根据以上提到的结构，源接触结构SCL朝向源线CSL比阱结构WE延伸更远。换句话说，阱结构WE比源接触结构SCL短。此外，间隙填充图案FI的部分和连接部LP的部分保留在阱结构WE和源线CSL之间。
栅极堆叠物GST1和GST2中的每一个设置在彼此相邻的源接触结构SCL和对应的阱结构WE之间。每个栅极堆叠物GST1、GST2包围柱部PP并且设置在连接部LP上。
每个栅极堆叠物GST1、GST2可以包括栅极SSLa、SSLb、WL1至WLn、DSLa和DSLb以及沿着第一方向交替堆叠的层间绝缘层ILD。
每个层间绝缘层ILD可以由诸如氧化物层这样的绝缘材料形成。每个层间绝缘层ILD可以设置在沿着第一方向彼此相邻设置的对应的栅极SSLa、SSLb、WL1至WLn、DSLa和DSLb之间。
栅极SSLa、SSLb、WL1至WLn、DSLa和DSLb可以包括用作源极选择晶体管的栅极的源极选择线SSLa或SSLb、用作存储单元晶体管的栅极的字线WL1至WLn以及用作漏极选择晶体管的栅极的漏极选择线DSLa或DSLb。
在栅极SSLa、SSLb、WL1至WLn、DSLa和DSLb当中，设置在与源线CSL相邻的最下层中的源极选择线SSLa可以具有包括第一导电层CP1和第二导电层CP2的堆叠结构。第一导电层CP1和第二导电层CP2中的每一个可以由从各种导电材料当中选择的导电材料形成。例如，第一导电层CP1和第二导电层CP2中的每一个可以包括掺杂硅层、金属层、金属硅化物层和阻挡金属层中的至少一个。
在实施方式中，第一导电层CP1可以由能够用作蚀刻阻挡层的导电材料形成，第二导电层CP2可以由适合于形成低电阻线的导电材料形成。在这种情况下，第一导电层CP1和第二导电层CP2可以由不同的导电材料形成。更详细地，可以基于蚀刻选择性来选择将用于形成第一导电层CP1的导电材料，使得第一导电层CP1可以在制造半导体器件的处理期间用作蚀刻阻挡层。例如，第一导电层CP1可以由掺杂硅层形成。第一导电层CP1可以包含n型掺杂物。第一导电层CP1可以具有相对大的厚度，使得第一导电层CP1可以在制造处理期间用作蚀刻阻挡件。结果，第一导电层CP1的厚度可以大于字线WL1至WLn中的每一条在第一方向上的厚度。第二导电层CP2可以由电阻小于第一导电层CP1的电阻的导电材料形成。例如，第二导电层CP2可以由钨层形成。不同于最下面的源极选择线SSLa，上源极选择线SSLb可以由与不包括第一导电层CP1的第二导电层相同的导电材料形成。
字线WL1至WLn堆叠在源极选择线SSLa和SSLb上并且彼此分隔开。字线WL1至WLn中的每一条可以由与第二导电层CP2的导电材料相同的导电材料形成。字线WL1至WLn中的每一条还可以包括阻挡金属层。
漏极选择线DSLa或DSLb设置在字线WL1至WLn的上方。漏极选择线DSLa或DSLb可以由与第二导电层CP2相同的导电材料形成。漏极选择线DSLa或DSLb还可以包括阻挡金属层。
绝缘分隔件IS设置在源接触结构SCL与栅极堆叠物GST1或GST2之间以及阱结构WE与栅极堆叠物GST1或GST2之间。绝缘分隔件IS沿着栅极堆叠物GST1和GST2的侧壁延伸。阱结构WE和源接触结构SCL朝向源线CSL比绝缘分隔件IS突出的更多。源接触结构SCL可以包括水平延伸部EP。水平延伸部EP按照与对应的绝缘分隔件IS交叠的方式朝着沟道图案CH的连接部LP侧向突出。沟道图案CH可以联接至水平延伸部EP。沟道图案CH从间隙填充绝缘图案FI与栅极堆叠物GST1和GST2之间的空间延伸到间隙填充绝缘图案FI和源线CSL之间的空间中。水平延伸部EP设置在间隙填充绝缘图案FI和多层存储层ML之间。水平延伸部EP可以延伸到与对应的栅极堆叠物GST1交叠。另外，水平延伸部EP可以从源接触结构SCL的与源线CSL相邻的下端部的侧壁突出。多层存储层ML可以朝向源接触结构SCL比沟道图案CH突出的更多，并且可以设置在水平延伸部EP的表面上。
沟道图案CH的与阱结构WE接触的连接部LP可以延伸到绝缘分隔件IS。换句话说，与阱结构WE接触的连接部LP按照与绝缘分隔件IS的下端部交叠的方式向侧面比栅极堆叠物GST1的侧壁突出的更多。
源接触结构SCL和阱结构WE可以朝向上部线BL和WPL比覆盖图案CAP和沟道图案CH的柱部PP突出的更多。另外，源接触结构SCL可以按照使得源接触结构SCL联接至源线CSL的方式朝向源线CSL比栅极堆叠物GST突出的更多。
源接触结构SCL和阱结构WE可以被第二上绝缘层UIL2覆盖。阱接触插塞WCT可以穿透第二上绝缘层UIL2。阱接触插塞WCT联接至阱结构WE。
上部线BL和WPL可以包括位线BL和阱拾取线WPL，并且还可以包括参照图2B描述的源虚设线SDL。源虚设线SDL可以通过穿过第二上绝缘层UIL2的虚设接触插塞(图2B的DCT)联接至源接触结构SCL。
为了简化制造处理，图2B的上部线BL、WPL和SDL可以设置在同一层上。图2B的上部线BL、WPL和SDL可以形成在设置在第二上绝缘层UIL2上的第三上绝缘层UIL3中。图2B的上部线BL、WPL和SDL可以由低电阻金属制成。
第一导电类型掺杂物可以散布在连接部LP的与源线CSL相邻的部分中。
图2B的上部线BL、WPL和SDL以及金属层M1、M2和M3可以由低电阻金属制成。例如，可以使用钨作为低电阻金属。阻挡金属层BM1、BM2和BM3中的每一个可以包括氮化钛层、氮化钨层、氮化钽层等，以防止金属扩散。
根据本公开的实施方式，在半导体器件的读取操作或编程操作期间，可以在联接在位线BL和源线CSL之间的沟道图案CH中形成电流流动路径。通过使放电晶体管CST导通，位线BL的预充电电平可以通过形成在联接在位线BL和源线CSL之间的沟道图案CH中的电流流动路径放电。
根据本公开的实施方式，在半导体器件的擦除操作期间，可以在联接在位线BL和阱结构WE之间的沟道图案CH中形成电流流动路径。在擦除操作期间，可以通过阱拾取线WPL将擦除电压施加到阱结构WE。如果阱结构WE包含p型掺杂物，则阱结构WE可以通过供应擦除电压来将空穴供应到沟道图案CH中。因此，在本公开的实施方式中，可以可靠地执行擦除操作。
根据本公开的实施方式，源接触结构SCL沿着第一方向平行于阱结构WE延伸。适于减小电阻的源虚设线(图2B的SDL)可以联接至沿着第一方向延伸的源接触结构SCL。因此，在本公开的实施方式中，源线CSL的电阻不仅可以因源接触结构SCL的金属层M3而减小，而且可以因源虚设线SDL而减小。
图5示出了图3A、图3B或图4中示出的区域C的放大图。
参照图5，沟道图案CH可以具有面对覆盖图案CAP和间隙填充绝缘图案FI的内表面以及由多层存储层ML包围的外表面。
多层存储器图案ML可以包括包围沟道图案CH的隧穿绝缘层TI、包围隧穿绝缘层TI的数据存储层DL和包围数据存储层DL的阻挡绝缘层BI。数据存储层DL可以由电荷捕获层、浮置栅极层、导电纳米点、相变层、可变电阻层等形成。例如，数据存储层可以存储要使用由于图3A至图4中示出的沟道图案CH和字线WL1至WLn之间的电压差导致的福勒-诺德海姆(Fowler-Nordheim)隧穿而改变的数据，并且可以由能够捕获电荷的氮化物层形成。阻挡绝缘层BI可以包含能够阻挡电荷的氧化物层。隧穿绝缘层TI可以由硅氧化物层形成。
沟道图案CH可以由半导体层(例如，硅层)形成。下文中，将参照图6A至图8B来描述根据本公开的实施方式的制造半导体器件的方法。在已经设置了设置有包括放电晶体管的外围电路的基板之后，可执行以下处理。
图6A至图6L示出了例示根据本公开的实施方式的制造半导体器件的方法的截面图。图6A至图6L通过该处理中的步骤示出了沿着图2B的线A-A'截取的截面图。
参照图6A，形成穿过下绝缘层101的下源接触插塞LSCT。下绝缘层101可以对应于图3A和图3B中示出的第二下绝缘层LIL2。形成下源接触插塞LSCT的步骤可以包括通过蚀刻下绝缘层101形成接触孔的步骤、沿着接触孔的表面形成阻挡金属层103的步骤和在阻挡金属层103上形成金属层105的步骤。
此后，在被下源接触插塞LSCT穿透的下绝缘层101上依次堆叠为了形成源线CSL而设置的阻挡金属层107、金属层109和源掺杂半导体层111。随后，在源掺杂半导体层111上形成牺牲层113。源掺杂半导体层111可以包含第一导电类型掺杂物。例如，源掺杂半导体层111可以由n型掺杂硅层形成。牺牲层113可以由蚀刻速率与源掺杂半导体层111不同的材料形成。更详细地，牺牲层113可以由使源掺杂半导体层111的损耗最小化并且可选择性地蚀刻的材料形成。例如，牺牲层113可以由氮化碳层(TiN)形成。
此后，通过使用通过光刻处理形成的掩模图案(未示出)作为蚀刻阻挡物的蚀刻处理对牺牲层113、源掺杂半导体层111、金属层109和阻挡金属层107进行蚀刻。以这种方式，被源孔穿透并且与下源接触插塞LSCT接触的源线CSL可以被构图。
此后，去除以上提到的掩模图案(未示出)，然后形成支承件115，使得源孔被相应的支承件115填充。形成支承件115的步骤可以包括按照使得源孔被绝缘层完全填充的方式形成绝缘层的步骤以及按照使得牺牲层113被暴露的方式将绝缘层的表面平整的步骤。绝缘层可以是氧化物层。
金属层105和109可以由诸如钨这样的低电阻金属形成，以形成低电阻线。阻挡金属层103和107中的每一个可以包含钛、氮化物层、氮化钨层、氮化钽层等，以防止金属扩散。
参照图6B，在牺牲层113上形成堆叠物STA。堆叠物STA可以包括堆叠在牺牲层113上的第一导电层127以及交替地堆叠在第一导电层127上的第一材料层131和第二材料层133。第一材料层131限定其中将设置栅极的区域，并且第二材料层133限定其中将设置层间绝缘层的区域。
第一导电层127可以由与第一材料层131和第二材料层133的材料不同的材料形成。更详细地，第一导电层127可以由不仅可以用作栅极，而且可以在随后的开口形成处理期间用作蚀刻阻挡件的材料形成。例如，第一导电层127可以由掺杂硅层形成。更详细地，第一导电层127可以由包含n型掺杂物的掺杂硅层形成。
第二材料层133可以由与第一材料层131不同的材料形成。第一材料层131可以由牺牲绝缘材料制成，并且第二材料层133可以由用于层间绝缘层的绝缘材料制成。详细地，每个第一材料层131可以由氮化硅层形成，并且每个第二材料层133可以由氧化硅层形成。
虽然未在附图中示出，但是第一材料层131可以由用于图3A和图3B中示出的栅极SSLa、SSLb、WL1至WLn、DSLa和DSLb的第二导电层形成，并且第二材料层133可以由用于层间绝缘层的绝缘材料形成。
随后，在堆叠物STA上形成掩模图案141。可以通过光刻处理对掩模图案141进行构图。掩模图案141可以包括使其中将限定第一孔145的区域敞开的开口。此后，通过使用掩模图案141作为蚀刻阻挡物的蚀刻处理对堆叠物STA进行蚀刻，可以形成通过其暴露牺牲层113的第一孔145。如果牺牲层113由包含诸如氮化钛TiN这样的金属的材料制成，则可以利用堆叠物STA和牺牲层113之间的大蚀刻速率差异来将每个第一孔145的底部形成为相对大的宽度。
第一孔145的中心轴可以与支承件115的中心轴不对准。例如，第一孔145可以被设置成不与支承件115交叠。
参照图6C，通过第一孔145去除图6B中示出的牺牲层113。因此，水平空间147在牺牲层113已经被去除的区域中敞开。水平空间147与第一孔145相通，并且限定在源掺杂半导体层111和堆叠物STA之间。
可以通过水平空间147使支承件115的上端部暴露。支承件115可以按照使得水平空间147的间隙得以保持的方式支承堆叠物STA。
参照图6D，形成沿着第一孔145的表面、水平空间147的表面和支承件115的侧表面延伸的多层存储层151。形成多层存储层151的步骤可以包括形成阻挡绝缘层的步骤、在阻挡绝缘层上形成数据存储层的步骤以及在数据存储层上形成隧穿绝缘层的步骤。所述阻挡绝缘层、数据存储层和隧穿绝缘层中的每一个的结构和材料与参照图5描述的阻挡绝缘层、数据存储层和隧穿绝缘层中的每一个的结构和材料相同。
此后，在多层存储层151的表面上形成沟道层153。沟道层153可以沿着第一孔145的表面、水平空间147的表面和支承件115的侧表面延伸并且被多层存储层151包围。
沟道层153可以由半导体层形成。例如，可以通过沉积硅层来形成沟道层153。沟道层153可以由没有界面的一体层形成。沟道层153可以包括连接部LP和沿着第一方向从连接部LP延伸的柱部PP。连接部LP设置在源线CSL上并且沿着源线CSL与堆叠物STA之间的水平空间147的表面和支承件115的表面这二者延伸。柱部PP被堆叠物STA包围。
每个第一孔145的由沟道层153限定的中心区域和水平空间147的中心区域被间隙填充绝缘层155填充。间隙填充绝缘层155被沟道层153包围。形成间隙填充绝缘层155的步骤可以包括用具有流动性的材料层填充第一孔145和水平空间147的步骤以及使具有流动性的材料层硬化的步骤。可以使用聚硅氮烷(PSZ)作为具有流动性的材料层。
形成间隙填充绝缘层155的步骤还可以包括以下步骤：按照使得间隙填充绝缘层155的高度小于沟道层153的高度的方式使间隙填充绝缘层155的一部分凹进。因此，间隙填充绝缘层155被沟道层153包围，并且具有小于沟道层153的高度的高度。沟槽层153的在间隙填充绝缘层155上被暴露的中心区域可以被覆盖图案157填充。覆盖图案157可以由包含第一导电类型掺杂物的掺杂硅层形成。
随后，虽然未示出，但是可以通过将堆叠物STA构图来形成台阶状结构。此后，去除掩模图案。
此后，在堆叠物STA上形成第一上绝缘层161来覆盖覆盖图案157和台阶状结构。可以使第一上绝缘层161的表面平整。
参照图6E，通过利用在第一导电层127被暴露时停止的蚀刻处理对参照图6D描述的上绝缘层161和堆叠物STA进行蚀刻来形成第一沟槽165。第一导电层127由蚀刻速率与图6D中示出的堆叠物STA的第一材料层131和第二材料层133不同的材料制成。结果，能够容易地控制第一沟槽165中的每一个的深度，使得第一沟槽165在无需穿过第一导电层127的情况下穿过第一材料层131和第二材料层133。为了形成第一沟槽165，可以在上绝缘层161上形成使其中要形成第一沟槽165的区域敞开的掩模图案(未示出)。可以在已经形成第一沟槽165之后去除掩模图案。第一沟槽165被形成为限定用于布置源接触结构SCL和阱结构WE的空间。从平面图看，第一沟槽165可以沿着第二方向彼此平行地延伸。
如果第一材料层131由牺牲绝缘材料形成，则可以通过第一沟槽165用第二导电层171替换第一材料层131。用第二导电层171替换第一材料层131的步骤可以包括通过第一沟槽165去除第一材料层131并且使栅极区域敞开的步骤、用第三材料层填充栅极区域的步骤以及从第一沟槽165去除第三材料层以使得第三材料层被划分成第二导电层171的步骤。第三材料层可以是形成第二导电层171的导电材料并且可以是电阻比第一导电层127的电阻低的金属层。在形成第三材料层之前，还可以沿着栅极区域的表面形成氧化铝层(未示出)。氧化铝层用作阻挡绝缘层。
与上面描述的不同，如果第一材料层131由导电材料制成，则第一材料层131可以在不被第二导电层171替换的情况下通过第一沟槽165保持分隔成多个栅极。
参照图6F，为了使第一沟槽165延伸到使得第一导电层127被穿透的深度，可以使用回蚀处理对第一导电层127进行蚀刻。因此，可以对参照图3A和图3B描述的栅极堆叠物GST进行构图。下文中，具有延长长度的第一沟槽165将被限定在第一开口173A和第二开口173B中。通过第一开口173A和第二开口173B将堆叠物划分成栅极堆叠物GST。栅极堆叠物GST中的每一个设置在彼此相邻的对应的第一开口173A和第二开口173B之间。第一开口173A和第二开口173B被形成为限定用于布置图2A中示出的源接触结构SCL和阱结构WE的空间。从平面图看，第一开口173A和第二开口173B可以沿着第二方向彼此平行延伸。
此后，可以在第一开口173A的侧壁和第二开口173B的侧壁上形成绝缘分隔件175。形成绝缘分隔件175的步骤可以包括沿着第一开口173A的表面和第二开口173B的表面沉积绝缘层的步骤以及通过回蚀处理对绝缘层进行蚀刻的步骤。在对绝缘层进行蚀刻的步骤期间，可以通过第一开口173A和第二开口173B中的每一个的底部使多层存储层151暴露。
此后，通过对通过第一开口173A和第二开口173B中的每一个的底部暴露的多层存储层151进行蚀刻，使沟道层153的连接部LP暴露。随后，可以通过对暴露的沟道层153的连接部LP进行蚀刻使间隙填充绝缘层155暴露。因此，第一开口173A和第二开口173B中的每一个可以延伸到穿过多层存储层151和沟道层153的连接部LP以使间隙填充绝缘层155暴露。第一开口173A和第二开口173B可以朝向源线CSL比绝缘分隔件IS延伸更远。第一开口173A和第二开口173B中的每一个可以被形成为达到使沟道153的连接部LP的上表面被暴露的深度。
参考图6G，沿着第一开口173A和第二开口173B形成阱掺杂层181。更详细地，阱掺杂层181形成在绝缘分隔件175的表面、多层存储层151的通过第一开口173A和第二开口173B暴露的侧表面、连接部LP的侧壁和间隙填充绝缘层155的表面上。阱掺杂层181与沟道层153接触。
阱掺杂层181由包含第一浓度的与第一导电类型掺杂物不同的第二导电类型掺杂物的半导体层形成。第二导电类型掺杂物可以是能够向沟道层153供应空穴的p型掺杂物。例如，阱掺杂层181可以由p型掺杂硅层形成。
阱掺杂层181可以具有使第一开口173A和第二开口173B中的每一个的下部可以被阱掺杂层181完全填充的厚度。可以按照各种方式修改阱掺杂层181的厚度，并且随后将参照图8A在本文中描述修改中的一种。
参照图6H，在阱掺杂层181上形成掩模图案183。掩模图案183阻挡第一开口173A并且使第二开口173B敞开。通过使用掩模图案183作为蚀刻阻挡物的蚀刻处理从第二开口173B去除阱掺杂层181。因此，第二开口173B和设置在第二开口173B中的绝缘分隔件175被暴露。
此后，可以通过第二开口173B对第二开口173B下方的间隙填充绝缘层155、多层存储层151和沟道层153的连接部LP进行蚀刻来形成使源线CSL暴露的源沟槽ST。源线CSL的源掺杂半导体层111可以被暴露至源沟槽ST达到的深度。
可以在通过源沟槽ST暴露的源掺杂半导体层111中掺杂附加的第一导电掺杂物。
在形成源沟槽ST的处理期间，可以沿着平行于源线CSL的方向对沟道层153的连接部LP进行蚀刻，因此可以限定凹进区域RA。凹进区域RA可以沿着水平方向从源沟槽ST的侧部延伸并且与绝缘分隔件175的下端交叠。
参照图6I，通过去除参照图6H描述的掩模图案183，使保留在第一开口173A中的阱掺杂层181暴露。随后，在阱掺杂层181上形成源接触层185，使得源沟槽ST和第二开口173B被源接触层185填充。源接触层185可以由未掺杂半导体层形成。例如，源接触层185可以由未掺杂硅层形成。如果已经形成了凹进区域RA，则凹进区域RA被源接触层185填充。
源接触层185可以将沟道层153的连接部LP与源线CSL电联接。第一导电类型掺杂物可以从源掺杂半导体层111扩散到源接触层185的与源掺杂半导体层111相邻的下部以及与源接触层185联接的连接部LP这二者中。这里，可以控制第一导电类型掺杂物的扩散高度，使得防止第一导电类型掺杂物扩散到源接触层185的上部中。
参照图6J，对阱掺杂层181和源接触层185进行蚀刻，使得图6I中示出的阱掺杂层181和源接触层185保持在比栅极堆叠物GST的上表面的高度低的高度。因此，第一开口173A和第二开口173B中的每一个的上端部被暴露。阱掺杂层181作为第一阱图案181W仅保留在第一开口173A中。源接触层185作为第一源接触图案185S仅保留在第二开口173B中。另外，第一上绝缘层161的上表面被暴露。
参考图6K，将比第一浓度高的第二浓度的第二导电类型掺杂物注入到通过第一开口173A和第二开口173B保持暴露的第一阱图案181W和第一源接触图案185S的上端部中。因此，在第一阱图案181W的上端部限定欧姆接触区181OC，并且在第一源接触图案185S的上端部限定虚设接触区185DC。
参照图6L，第一开口173A和第二开口173B中的每一个的上端部可以被阻挡金属层191和金属层193完全填充。金属层193可以被设置成形成低电阻线并且可以由诸如钨这样的低电阻导电材料形成。阻挡金属层191可以包括氮化钛层、氮化钨层、氮化钽层等，以防止金属扩散。
可以通过以上提到的处理来形成图3A中示出的源接触结构SCL和阱结构WE。
此后，可以在第一上绝缘层161上形成第二上绝缘层195，以覆盖阻挡金属层191和金属层193。随后，可以形成穿过第一上绝缘层161和第二上绝缘层195中的至少一个的接触插塞BCT和WCT。这里，还可以形成图2B中示出的虚设接触插塞DCT。位线接触插塞BCT可以与覆盖图案157接触并且可以电联接至沟道层153的柱部PP。阱接触插塞WCT可以在第一开口173A中与金属层193接触。虽然未示出，但是如果形成虚设接触插塞DCT，则虚设接触插塞DCT可以在第二开口173B中与金属层193接触。
此后，可以在第二上绝缘层195上形成第三上绝缘层197，以覆盖接触插塞BCT和WCT。上部线BL和WPL在此后形成并且穿过第三上绝缘层197联接至接触插塞BCT和WCT。因包括位线BL和阱拾取线WPL，上部线BL和WPL还可以包括图2B中示出的源虚设线SDL。阱拾取线WPL和源虚设线SDL中的至少一条可以与位线BL同时形成。
位线BL可以经由位线接触插塞BCT和覆盖图案157联接至沟道层153的柱部PP。阱拾取线WPL可以经由阱接触插塞WCT联接至第一开口173A中的金属层193。第二开口173B中的金属层193可以经由图2B中示出的虚设接触插塞DCT联接至图2B中示出的源虚设线SDL。
图7示出了例示根据本公开的实施方式的制造半导体器件的方法的截面图。特别地，图7是例示形成贯通堆叠物的孔的处理的修改的截面图。
参照图7，通过参照图6A描述的处理来形成被支承件115穿透的源线CSL和牺牲层113。此后，形成参照图6B描述的堆叠物STA和掩模图案141。随后，如参照图6B描述的，执行形成掩模图案141的步骤和形成第一孔145的步骤。此后，可以通过经由第一孔145的侧表面对蚀刻速率与第一材料131和第二材料133的蚀刻速率不同的第一导电层127进行选择性蚀刻来使第一孔145中的每一个的下端部的宽度变宽。如果变宽后的部分被限定为第二孔145B，则第二孔145B的第二宽度W2大于第一孔145的第一宽度W1。因此，在后续的处理期间，能够确保多层存储层和沟道层的沉积余量。
在已经形成了第二孔145B之后，可以执行参照图6C至图6L描述的处理。
图8A和图8B示出了例示根据本公开的实施方式的制造半导体器件的方法的截面图。特别地，图8A和图8B示出了例示形成阱掺杂层的处理的修改的截面图。
参照图8A，通过参照图6A至图6F描述的处理来形成下绝缘层201、下源接触插塞LSCT、源线CSL、支承件215、多层存储层251、沟道层253、间隙填充绝缘层255、覆盖图案257、第一上绝缘层261、栅极堆叠物GST、第一开口273A、第二开口273B和绝缘分隔件275。
第一开口273A和第二开口273B将栅极堆叠物GST彼此分开并且朝向源线CSL比绝缘分隔件275延伸更远，使得沟道层253的连接部LP被暴露。
此后，沿着第一开口273A和第二开口273B形成阱掺杂层281。阱掺杂层281与沟道层253接触。第一开口273A和第二开口273B中的每一个的中心区域可以通过阱掺杂层281保持敞开。
阱掺杂层281可以由与参照图6G描述的阱掺杂层181相同的材料层形成。
参照图8B，执行与参照图6H至图6j描述的相同的处理。因此，限定第一阱图案281W和第一源接触图案285S。根据本公开的实施方式，第一阱图案281W可以被构图成具有U形横截面结构。因此，可以在形成第一源接触图案285S的处理期间使未掺杂层285UDP保留在第一开口273A中。未掺杂层285UDP可以由与形成第一源接触图案285S的源接触层的材料相同的材料制成，并且保持在第一开口273A中被第一阱图案281W包围。
此后，可以通过执行与参照图6K描述的处理相同的处理来形成欧姆接触区OC和虚设接触区DC。欧姆接触区OC被限定在第一阱图案281W和未掺杂层285UDP的上端部中。虚设接触区DC被限定在第一源接触图案285S的上端部中。
此后，如参照图6L描述的，第一开口273A和第二开口273B中的每一个的上端部被阻挡金属层291和金属层293完全填充。因此，可以形成参照图4描述的源接触结构SCL和阱结构WE。
此后，以与参照图6L描述的方式相同的方式，可以执行形成接触插塞BCT和WCT以及上部线BL和WPL的以下处理。
图9示出了例示根据本公开的实施方式的存储系统1100的配置的框图。
参照图9，根据实施方式的存储系统1100包括存储装置1120和存储控制器1110。
如参照图3A至图4描述的，存储装置1120可以包括被形成为在栅极堆叠物的相对侧中不同的深度并且联接至沟道图案的阱结构和源接触结构。阱结构与设置在栅极堆叠物下方的源线分隔开，并且源接触结构延伸到比阱结构的深度大的深度，使得源接触结构与源线接触。
存储控制器1110可以被配置为控制存储装置1120，并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储接口1115。SRAM 1111可以被用作CPU 1112的操作存储器。CPU 1112可以执行用于存储控制器1110的数据交换的整体控制操作。主机接口1113可以设置有与存储系统1100联接的主机的数据交换协议。此外，ECC 1114检测并纠正从存储装置1120读取的数据中包括的错误，并且存储接口1115可以与存储装置1120通过接口连接。另外，存储控制器1110还可以包括存储用于与主机通过接口连接的代码数据的只读存储器(ROM)等。
上述的存储系统1100可以是配备有存储装置1120和存储控制器1110的存储卡或固态盘(SSD)。例如，当存储系统1100是SSD时，存储控制器1100可以经由诸如通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子器件(IDE)这样的各种接口协议中的一种与外部装置(例如，主机)通信。
图10示出了例示根据本公开的实施方式的计算系统1200的配置的框图。
参照图10，根据本公开的实施方式的计算系统1200可以包括与系统总线1260电联接的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储系统1210。此外，如果计算系统1200是移动装置，则它还可以包括用于向计算系统1200供应操作电压的电池。还可以包括应用芯片组、相机图像处理器CIS、移动DRAM等。
如以上参照图9描述的，存储系统1210可以配置有存储装置1212和存储控制器1211。
根据本公开的实施方式，沟道图案可以包括与阱结构联接的第一端子和与源线联接的第二端子。因此，本公开的实施方式可以分别执行通过源线控制沟道图案中的电流流动的操作和通过阱结构供应用于擦除操作的空穴的操作。因此，能够改善半导体器件的操作可靠性。
根据本公开的实施方式，可以使用开口来将阱结构和源线联接至沟道图案的不同端子。因此，能够简化制造半导体器件的处理。
本文中已经公开了实施方式的示例，并且虽然采用了具体术语，但是使用这些术语并且将只用一般描述性含义进行解释，而非出于限制目的。在一些情形下，自提交本申请起，本领域普通技术人员将清楚的是，结合特定实施方式描述的特征、特性和/或元件可单独地或与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外具体指明。因此，本领域技术人员应该理解的是，可以在不脱离如所附的权利要求中阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年9月11日在韩国知识产权局提交的韩国专利申请No.10-2017-0115979的优先权，该韩国专利申请的全部公开以引用方式并入本文中。

Claims (26)

1.一种半导体器件，该半导体器件包括：
源线，该源线形成在基板的上方；
沟道图案，该沟道图案包括设置在所述源线上方的连接部和沿着第一方向从所述连接部突出的柱部；
阱结构，该阱结构沿着所述第一方向从所述连接部突出，沿着与所述第一方向交叉的第二方向延伸，并且与所述源线分隔开；
源接触结构，该源接触结构沿着所述第一方向从所述源线突出，沿着所述第二方向延伸，并且穿过所述连接部；以及
栅极堆叠物，该栅极堆叠物设置在所述源接触结构和所述阱结构之间并且在所述连接部上方包围所述柱部。
2.根据权利要求1所述的半导体器件，该半导体器件还包括绝缘分隔件，所述绝缘分隔件设置在所述栅极堆叠物和所述阱结构之间以及所述栅极堆叠物和所述源接触结构之间，
其中，所述阱结构和所述源接触结构朝向所述源线比所述绝缘分隔件突出的更多。
3.根据权利要求2所述的半导体器件，其中，所述源接触结构包括水平延伸部，所述水平延伸部朝向所述沟道图案的所述连接部侧向突出并且与对应的所述绝缘分隔件交叠。
4.根据权利要求1所述的半导体器件，其中：
所述源线包含第一导电类型掺杂物；并且
与所述沟道图案的所述连接部接触的所述阱结构的至少一部分包括与所述第一导电类型掺杂物不同的第二导电类型掺杂物。
5.根据权利要求4所述的半导体器件，其中：
所述第一导电类型掺杂物是n型掺杂物；并且
所述第二导电类型掺杂物是p型掺杂物。
6.根据权利要求1所述的半导体器件，其中：
所述源接触结构包括：源接触层，该源接触层沿着所述第一方向从所述源线延伸并且被形成为低于所述栅极堆叠物；以及金属层，该金属层联接至所述源接触层；
所述源接触层包括未掺杂区和虚设接触区；
所述虚设接触区被限定为在所述源接触层的上端部中的散布有第二导电类型掺杂物的区域；并且
所述金属层与所述虚设接触区接触并且沿着所述第一方向延伸。
7.根据权利要求6所述的半导体器件，其中：
所述源接触层包括与所述源线和所述沟道图案的所述连接部接触的下端部；
在所述源线和所述源接触层的下端部中散布有第一导电类型掺杂物；并且
所述未掺杂区保留在所述源接触层的下端部和所述虚设接触区之间。
8.根据权利要求1所述的半导体器件，其中，所述阱结构包括：
阱掺杂层，该阱掺杂层与所述沟道图案的连接部接触并且沿着所述第一方向延伸，所述阱掺杂层被形成为低于所述栅极堆叠物并且包含第一浓度的第二导电类型掺杂物；
欧姆接触区，该欧姆接触区被限定在所述阱掺杂层的上端部中并且包括第二浓度的所述第二导电类型掺杂物，所述第二浓度高于所述第一浓度；以及
金属层，该金属层与所述欧姆接触区接触并且沿着所述第一方向延伸。
9.根据权利要求8所述的半导体器件，其中，所述阱结构还包括由所述阱掺杂层包围的未掺杂半导体层。
10.根据权利要求1所述的半导体器件，该半导体器件还包括放电晶体管，该放电晶体管设置在所述基板和所述源线之间并且联接至所述源线，以确定是否将所述源线的电压放电。
11.根据权利要求1所述的半导体器件，该半导体器件还包括：
位线，该位线与所述沟道图案的所述柱部联接；以及
阱拾取线，该阱拾取线联接至所述阱结构，以向所述阱结构供应阱电压。
12.根据权利要求11所述的半导体器件，其中，所述阱拾取线和所述位线设置在同一层上。
13.根据权利要求11所述的半导体器件，该半导体器件还包括源虚设线，该源虚设线设置在与所述阱拾取线相同的层上并且联接至所述源接触结构，所述源虚设线由金属层形成。
14.一种半导体器件，该半导体器件包括：
栅极堆叠物，所述栅极堆叠物沿着源线的第一方向设置；
源接触结构，所述源接触结构设置在所述栅极堆叠物之间并且朝向所述源线比所述栅极堆叠物突出的更多，使得所述源接触结构联接至所述源线；
绝缘分隔件，所述绝缘分隔件设置在所述栅极堆叠物和所述源接触结构之间；以及
水平延伸部，所述水平延伸部从所述源接触结构的与所述源线相邻的下端部的侧壁突出并且与所述绝缘分隔件交叠，
其中，所述水平延伸部沿着所述第一方向彼此分隔开。
15.根据权利要求14所述的半导体器件，该半导体器件还包括：
间隙填充绝缘图案，所述间隙填充绝缘图案填充所述栅极堆叠物和所述源线之间的空间，并且延伸到穿过所述栅极堆叠物，所述间隙填充绝缘图案彼此分隔开，所述源接触结构被插置在所述间隙填充绝缘图案之间；
沟道图案，所述沟道图案从所述间隙填充绝缘图案和所述栅极堆叠物之间的空间延伸到所述间隙填充绝缘图案和所述源线之间的空间中，所述沟道图案联接至所述水平延伸部；以及
多层存储层，所述多层存储层从所述沟道图案和所述栅极堆叠物之间的空间延伸到所述沟道图案和所述源线之间的空间中。
16.根据权利要求15所述的半导体器件，其中，所述多层存储层朝向所述源接触结构比所述沟道图案突出的更多，并且延伸到所述水平延伸部上。
17.根据权利要求14所述的半导体器件，其中，所述水平延伸部延伸到与所述栅极堆叠物交叠。
18.根据权利要求14所述的半导体器件，该半导体器件还包括阱结构，所述阱结构面对所述源接触结构，所述栅极堆叠物中的每一个被插置在所述阱结构和所述源接触结构之间，所述阱结构比所述源接触结构短，使得所述阱结构与所述源线间隔开。
19.根据权利要求18所述的半导体器件，其中，所述源线和所述阱结构分别包括不同导电类型的掺杂物。
20.一种制造半导体器件的方法，该方法包括以下步骤：
形成包围沟道层并且设置在源线上方的堆叠物，所述沟道层包括设置在所述源线上方的连接部和沿着第一方向从所述连接部延伸的柱部，所述堆叠物包围所述沟道层的所述连接部上方的所述沟道层的所述柱部；
形成穿过所述堆叠物以将所述堆叠物划分成栅极堆叠物并且使所述连接部暴露的第一开口和第二开口；
形成沿着所述第一开口的表面和所述第二开口的表面延伸的阱掺杂层；
通过从所述第二开口去除所述阱掺杂层的一部分以使所述第二开口暴露；
形成从所述第二开口延伸的源沟槽以使所述源线暴露；以及
形成填充所述源沟槽和所述第二开口的源接触层。
21.根据权利要求20所述的方法，其中：
在形成所述源沟槽期间，通过沿着与所述源线平行的水平方向对所述沟道层的所述连接部进行蚀刻来限定从所述源沟槽侧向延伸的凹进区域；并且
所述凹进区域被所述源接触层填充。
22.根据权利要求21所述的方法，其中：
所述源线包含第一导电类型掺杂物；
所述阱掺杂层包含第一浓度的第二导电类型掺杂物，所述第二导电类型掺杂物不同于所述第一导电类型掺杂物；并且
所述源接触层由未掺杂半导体层形成。
23.根据权利要求22所述的方法，该方法还包括以下步骤：
通过按照使得所述源接触层和所述阱掺杂层保持在比所述栅极堆叠物的高度低的高度的方式对所述源接触层和所述阱掺杂层进行蚀刻，使所述第一开口和所述第二开口各自的上端部暴露；
将比所述第一浓度高的第二浓度的所述第二导电类型掺杂物注入到分别通过所述第一开口和所述第二开口暴露的所述源接触层和所述阱掺杂层中的每一个的上端部中；并且
用金属层填充所述第一开口和所述第二开口中的每一个的上端部。
24.根据权利要求23所述的方法，该方法还包括以下步骤：在形成与所述沟道层的所述柱部联接的位线的同时，形成在所述第一开口中联接到所述金属层的阱拾取线和在所述第二开口中联接到所述金属层的源虚设线中的至少一条。
25.根据权利要求21所述的方法，其中，在所述源线的上方形成包围所述沟道层的所述柱部的所述堆叠物的步骤包括以下步骤：
在所述源线的上方形成牺牲层；
在所述牺牲层的上方形成第一导电层；
在所述第一导电层的上方交替地堆叠第一材料层和第二材料层；
形成贯通所述第一材料层和所述第二材料层的孔以通过所述孔暴露所述第一导电层；
对通过所述孔暴露的所述第一导电层进行蚀刻并且使所述孔的下端部变宽；
通过所述孔去除所述牺牲层；以及
形成延伸到已经被去除所述牺牲层的区域和所述孔的表面这二者上的沟道半导体层。
26.一种制造半导体器件的方法，该方法包括以下步骤：
形成源线；
形成包括与所述源线平行延伸的连接部和沿着第一方向从所述连接部突出的柱部的沟道图案；
形成包围所述柱部并且设置在所述连接部上方的栅极堆叠物；
在所述栅极堆叠物的侧壁上形成绝缘分隔件；以及
形成包括按照与所述绝缘分隔件交叠的方式突出的水平延伸部的源接触结构，所述源接触结构设置在所述栅极堆叠物之间并且按照使得所述源接触结构联接至所述源线的方式穿过所述连接部。
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