CN113675204B - 三维存储器 - Google Patents

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Abstract

本申请公开了一种三维存储器，该三维存储器包括外围晶圆和阵列晶圆。外围晶圆包括第一外围结构和第二外围结构；阵列晶圆包括衬底以及位于衬底之上的待测试结构和多个互连部，其中，衬底中包括第一阱区和第二阱区，待测试结构包括第一连接端和第二连接端，多个互连部包括：第一互连部，将第一外围结构与第一阱区电连接；第二互连部，将第一外围结构与待测试结构的第一连接端电连接；第三互连部，将第二外围结构与第二阱区电连接；以及第四互连部，将第二外围结构与待测试结构的第二连接端电连接。

Description

三维存储器
技术领域
本公开涉及半导体技术领域，具体地，涉及一种三维存储器。
背景技术
现有的一种三维存储器通过将存储阵列和外围电路布置在分别的阵列晶圆和外围晶圆上，可有效解决加工存储阵列时外围电路受到高温高压的影响的问题，能够实现更高的存储密度、更简单的工艺流程以及更少的循环时间。在这种架构中，当两片晶圆制备完成后，可对二者进行键合，键合后的阵列晶圆和外围晶圆可以在键合界面处通过分别设置在阵列晶圆中的键合接触部和设置在外围晶圆中的键合接触部相互接通。
在一些情况下，需要对阵列晶圆中包含的待测试结构TS的功能进行测试或分析来改善待测试结构TS的可靠性，其中，待测试结构TS是包括一个或多个三维存储串的存储阵列，待测试结构TS中的待测试字线左右两端分别连接至阵列晶圆中的一个键合接触部，上述键合工艺会将阵列晶圆中所包括的待测试结构TS连接至外围晶圆。
然而，现有测试技术中，由于在键合前待测试结构TS中的待测试字线左右两端分别连接的键合接触部的电路环境不一样，使得与待测试结构TS的两端相连的两个键合接触部相对于待测试结构TS形成不平衡的负载，从而会导致在后续的键合工艺中出现键合异常的问题。例如，在键合前，其中与待测试结构TS的一个连接端相连接的键合接触部仅连接至待测试结构TS中的待测试字线，没有连接至阱区，而与待测试结构TS的另一个连接端相连接的键合接触部除了连接至待测试结构TS中的待测试字线之外，还连接至具有大量活跃电子的阱区。在接下来的键合工艺中，需要先对阵列晶圆中的键合接触部的暴露在晶圆表面的一侧进行化学机械抛光，然后用带电离子对键合接触部的表面进行激活处理，之后用去离子水对晶圆进行清洗，由于键合接触部的材料通常为铜，前述待测试结构两端所连接的键合接触部在清洗工艺中可以发生诸如电镀反应的电化学反应。造成键合接触部上金属溶解，并且导致与该键合接触部所连接的接触块出现例如金属缺失(missing)或金属空洞(void)等缺陷。进而引起封装失效或造成键合可靠性问题，带来严重的经济损失。
发明内容
本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器，以解决阵列晶圆和外围晶圆的键合接触在键合工艺中出现的一个或多个问题。
根据本公开的实施方式提供了一种三维存储器，所述三维存储器包括外围晶圆和阵列晶圆，所述外围晶圆包括第一外围结构和第二外围结构；所述阵列晶圆包括衬底以及位于所述衬底之上的待测试结构和多个互连部，其中，所述衬底中包括第一阱区和第二阱区，所述待测试结构包括第一连接端和第二连接端，所述多个互连部包括：第一互连部，将所述第一外围结构与所述第一阱区电连接；第二互连部，将所述第一外围结构与所述第一连接端电连接；第三互连部，将所述第二外围结构与所述第二阱区电连接；以及第四互连部，将所述第二外围结构与所述第二连接端电连接。
在一个实施方式中，所述待测试结构为包括一个或多个三维存储串的三维存储阵列，并且所述待测试结构的所述第一连接端和所述第二连接端分别包括所述三维存储串中字线的两端。
在一个实施方式中，所述多个互连部中的每个分别包括：在所述待测试结构靠近所述外围晶圆的方向上交替堆叠的至少一组阵列晶圆连接块和阵列晶圆导体层；所述阵列晶圆中还包括：多个阵列晶圆键合接触部，位于所述阵列晶圆靠近所述外围晶圆的接触面处，以及多个阵列晶圆接触块，分别用于电连接各所述互连部与所述阵列晶圆键合接触部。
在一个实施方式中，所述第二互连部与所述第四互连部具有相同数量和排布规律的堆叠结构，所述堆叠结构通过所述阵列晶圆连接块和所述阵列晶圆导体层交替堆叠形成。
在一个实施方式中，所述第二互连部与所述第四互连部分别通过相同数量和结构的所述阵列晶圆接触块各自电连接至一个所述阵列晶圆键合接触部。
在一个实施方式中，所述第一外围结构包括：位于所述外围晶圆靠近所述阵列晶圆的接触面处的第一外围晶圆键合接触部和第二外围晶圆键合接触部，其中，所述第一外围晶圆键合接触部与所述第一互连部所电连接的所述阵列晶圆键合接触部电连接；所述第二外围晶圆键合接触部与所述第二互连部所电连接的所述阵列晶圆键合接触部电连接。
在一个实施方式中，所述第一外围结构还包括：第一外围电路；以及第一外围晶圆接触块和第二外围晶圆接触块，位于所述第一外围电路靠近所述阵列晶圆方向上，分别用于电连接所述第一外围电路至所述第一外围晶圆键合接触部和所述第二外围晶圆键合接触部。
在一个实施方式中，所述阵列晶圆中还包括第一触点，所述第一触点位于所述第一阱区靠近所述外围晶圆的一侧，将所述第一阱区与所述第一互连部电连接。
在一个实施方式中，所述第二外围结构包括：位于所述外围晶圆靠近所述阵列晶圆的接触面处的第三外围晶圆键合接触部和第四外围晶圆键合接触部，其中，所述第三外围晶圆键合接触部与所述第三互连部所电连接的所述阵列晶圆键合接触部电连接；所述第四外围晶圆键合接触部与所述第四互连部所电连接的所述阵列晶圆键合接触部电连接。
在一个实施方式中，所述第二外围结构还包括：第二外围电路；以及第三外围晶圆接触块和第四外围晶圆接触块，位于所述第二外围电路靠近所述阵列晶圆方向上，分别用于电连接所述第二外围电路至所述第三外围晶圆键合接触部和所述第四外围晶圆键合接触部。
在一个实施方式中，所述阵列晶圆中还包括第二触点，所述第二触点位于所述第二阱区靠近所述外围晶圆的一侧，将所述第二阱区与所述第三互连部电连接。
根据本公开的三维存储器，其待测试结构的两端均分别经由外围晶圆跳线连接至相应的测试管脚(Micro Pad)，并且待测试结构的两端具有相对于待测试结构对称的负载，这种平衡对称的设计可以极大地减小晶圆键合工艺中可能发生的电镀反应对晶圆结构连接处的影响，避免了金属空洞的产生，可以提高键合可靠性。
以上发明内容仅是说明性的，并且不旨在以任何方式进行限制。除了上述说明性方面、实施方式和特征之外，通过参考附图和以下详细描述，其他方面、实施方式和特征将变得显而易见。
附图说明
通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1A示出传统的三维存储器100的示例的示意性结构图；
图1B示出传统的三维存储器100的键合界面的电子显微镜视图；以及
图2示出根据本公开实施方式的三维存储器100的示例的示意性结构图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
图2中示出根据本公开实施方式的三维存储器100的示例的示意性结构图。
如图2所示，存储器100可以包括阵列晶圆110和外围晶圆120。阵列晶圆110和外围晶圆120可以相互键合，其键合界面为图中所示的S0。具体地，外围晶圆120可以包括第一外围结构121-1和第二外围结构121-2。阵列晶圆110可包括衬底和位于衬底之上的待测试结构TS和多个互连部123-1、123-2、123-3以及123-4，进一步地，衬底中可以包括第一阱区115-1和第二阱区115-2。需要说明的是，为了图示的简明，图2中仅示意性地示出了外围结构与各互连部以及待测试结构和阱区之间的相对位置及连接关系，并未示出衬底等具体结构，且图2所示内容仅为示例，并非限定。
待测试结构TS具有第一连接端112-1和第二连接端112-2。根据一个示例性实施方式，阵列晶圆110中还可包括形成于衬底之上的多个三维存储串，待测试结构TS可以是包括一个或多个三维存储串的三维存储阵列。本公开中为便于描述以框图的形式表示待测试结构TS，且省略其具体布置，但该示意性图示不意在进行限制。在一些实施方式中，三维存储器可包括在衬底上交替叠置的栅极层(字线)和绝缘层，进一步地，贯穿所述交替叠置的栅极层和绝缘层形成有多个延伸至衬底的沟道结构(未示出)，位于三维存储器的核心存储区的沟道结构可作为三维存储串。待测试结构TS可以包括连接至一个或多个三维存储串的多条字线，并且可以选择多条字线中的一条字线作为待测试字线。在该实施方式中，第一连接端112-1可以包括该待测试字线的一端，并且第二连接端112-2可以包括该待测试字线的另一端。然而，本公开不限于此。在另一示例性实施方式中，待测试结构TS可以包括不止一条待测试字线。
阵列晶圆110还可以包括设置在待测试结构TS的靠近键合界面S0的一侧的多个互连部。例如，如图2所示，阵列晶圆110可以包括第一互连部123-1、第二互连部123-2和第三互连部123-3以及第四互连部123-4。第一互连部123-1可以将第一外围结构121-1与位于阵列晶圆110的衬底中的第一阱区115-1电连接。第二互连部123-2可以将第一外围结构121-1与待测试结构TS的第一连接端112-1电连接。第三互连部123-3可以将第二外围结构121-2与位于阵列晶圆110的衬底中的第二阱区115-2电连接。第四互连部123-4可以将第二外围结构121-2与待测试结构TS的第二连接端112-2电连接。
进一步地，第一互连部123-1至第四互连部123-4中的每个都可以分别包括在待测试结构TS靠近外围晶圆120的方向上交替堆叠的至少一组阵列晶圆连接块和阵列晶圆导体层，即，可按照阵列晶圆连接块1-阵列晶圆导体层1-阵列晶圆子连接块2-阵列晶圆导体层2…阵列晶圆导体层n-阵列晶圆连接块n的方式布置。例如，在一个实施例中，各互连部可分别包括一组阵列晶圆连接块和阵列晶圆导体层，具体地，第一互连部123-1可以包括在待测试结构TS靠近外围晶圆120的方向上依次堆叠的阵列晶圆连接块131-1和阵列晶圆导体层M1-1；第二互连部123-2可以包括在待测试结构TS靠近外围晶圆120的方向上依次堆叠的阵列晶圆连接块131-2和阵列晶圆导体层M1-2；第三互连部123-3可以包括在待测试结构TS靠近外围晶圆120的方向上依次堆叠的阵列晶圆连接块131-3和阵列晶圆导体层M1-3；第四互连部123-4可以包括在待测试结构TS靠近外围晶圆120的方向上依次堆叠的阵列晶圆连接块131-4和阵列晶圆导体层M1-4。
在另一个实施方式中，第一互连部123-1至第四互连部123-4中的每个互连部可以分别包括两组阵列晶圆连接块和阵列晶圆导体层，具体地，如图2所示，第一互连部123-1可以包括在待测试结构TS靠近外围晶圆120的方向上依次堆叠的阵列晶圆连接块131-1、阵列晶圆导体层M1-1、阵列晶圆连接块133-1以及阵列晶圆导体层M2-1；第二互连部123-2可以包括在待测试结构TS靠近外围晶圆120的方向上依次堆叠的阵列晶圆连接块131-2、阵列晶圆导体层M1-2、阵列晶圆连接块133-2以及阵列晶圆导体层M2-2；第三互连部123-3可以包括在待测试结构TS靠近外围晶圆120的方向上依次堆叠的阵列晶圆连接块131-3、阵列晶圆导体层M1-3、阵列晶圆连接块133-3以及阵列晶圆导体层M2-3；第四互连部123-4可以包括在待测试结构TS靠近外围晶圆120的方向上依次堆叠的阵列晶圆连接块131-4、阵列晶圆导体层M1-4、阵列晶圆连接块133-4以及阵列晶圆导体层M2-4。
在根据本公开的一个实施方式中，阵列晶圆110中还可以包括：多个阵列晶圆键合接触部TVIA，阵列晶圆键合接触部TVIA位于阵列晶圆110靠近外围晶圆120的接触面处；以及多个阵列晶圆接触块(如图2中的135-1至135-4)，分别用于电连接各互连部与阵列晶圆键合接触部TVIA。更具体地，一个阵列晶圆接触块例如可将一个互连部中所包含的靠近外围晶圆120一侧的一个阵列晶圆导体层M与一个阵列晶圆键合接触部TVIA电连接。参见图2，例如，第一互连部123-1中的阵列晶圆导体层M2-1通过阵列晶圆接触块135-1与第一阵列晶圆键合接触部TVIA-1电连接；第二互连部123-2中的阵列晶圆导体层M2-2通过阵列晶圆接触块135-2与第二阵列晶圆键合接触部TVIA-2电连接；第三互连部123-3中的阵列晶圆导体层M2-3通过阵列晶圆接触块135-3与第三阵列晶圆键合接触部TVIA-3电连接；第四互连部123-4中的阵列晶圆导体层M2-4通过阵列晶圆接触块135-4与第四阵列晶圆键合接触部TVIA-4电连接。需要理解的是，图2中所示仅为示例，并非限制，在其他实施方式中，阵列晶圆导体层M1或M2上例如也可包括多个金属接触点，又例如，M2上的多个金属接触点可对应多个阵列晶圆接触块进而可对应连接多个阵列晶圆键合接触部。
更具体地，阵列晶圆110中的导体层(例如，阵列晶圆导体层M1-1至M1-4、以及阵列晶圆子导体层M2-1至M2-4)可以包括导体材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。阵列晶圆110中的连接块(例如，阵列晶圆连接块131-1至131-4，以及133-1至133-4)可以是利用导体(例如W)填充的接触孔和/或接触沟槽(例如，通过湿法刻蚀工艺或干法刻蚀工艺形成的)。在一些实施方式中，填充接触孔和/或接触沟槽包括在沉积导体之前沉积阻挡层、粘合层和/或种层。
阵列晶圆110中的接触块(例如，阵列晶圆接触块135-1至135-4)和键合接触部(例如阵列晶圆键合接触部TVIA-1至TVIA-4)的材料可以是铜，但本公开不限于此。例如，在其他实施方式中，阵列晶圆110中的接触块和键合接触部可以由诸如铝(Al)、锡(Sn)的材料形成。接触块可以是利用导体(例如W)填充的接触孔和/或接触沟槽(例如，通过湿法刻蚀工艺或干法刻蚀工艺形成的)。键合接触部可以利用与接触块相同的工艺形成，但可以在平行于键合界面的截面上相对于接触块具有较大的面积，以在键合时形成更好的接触。在一些实施方式中，填充接触孔和/或接触沟槽包括在沉积导体之前沉积阻挡层、粘合层和/或种层。
在根据本公开的一个实施方式中，第二互连部123-2与第四互连部123-4可具有相同的结构设置，例如，第二互连部123-2与第四互连部123-4可具有相同数量和排布规律的堆叠结构，该堆叠结构可通过阵列晶圆连接块和阵列晶圆导体层交替堆叠形成。具体地，如图2所示，第二互连部123-2与第四互连部123-4均具有两组交替堆叠的阵列晶圆连接块(如图中所示的131-2、133-2、131-4及133-4)和阵列晶圆导体层(如图中所示的M1-2、M2-2、M1-4及M2-4)，且均按阵列晶圆连接块-阵列晶圆导体层-阵列晶圆连接块-阵列晶圆导体层的规律排布。
进一步地，在根据本公开的一个实施方式中，第二互连部123-2与第四互连部123-4分别通过相同数量和结构的阵列晶圆接触块各自电连接至一个阵列晶圆键合接触部。例如，第二互连部123-2通过一个阵列晶圆接触块135-2电连接至第二阵列晶圆键合接触部TVIA-2，第四互连部123-4亦通过一个阵列晶圆接触块135-4电连接至第四阵列晶圆键合接触部TVIA-4，其中，阵列晶圆接触块135-2与阵列晶圆接触块135-4具有相同的结构。
结合前文所述，在阵列晶圆110与外围晶圆120未彼此键合的情况下，待测试结构TS的第一连接端112-1通过第二互连部123-2和阵列晶圆接触块135-2电连接至第二阵列晶圆键合接触部TVIA-2，待测试结构TS的第二连接端112-2通过第四互连部123-4和阵列晶圆接触块135-4电连接至第四阵列晶圆键合接触部TVIA-4。其中，第二互连部123-2与第四互连部123-4可具有相同的结构设置，阵列晶圆接触块135-2与阵列晶圆接触块135-4亦可具有相同的结构。
本申请公开的上述实施方式相对于现有技术具有一个或多个有益的技术效果。下面将结合图1A和图1B来进行比较说明，其中图1A示出传统的三维存储器100的一个示例的示意性结构图；图1B示出传统的三维存储器100的键合界面的电子显微镜视图。由图1A可见，在阵列晶圆110与外围晶圆120键合之前，待测试结构TS的第一连接端112-1经由金属层M1-1、金属层M2-1和阵列晶圆接触块135-1连接至第一阵列晶圆键合接触部TVIA-1，同时第一连接端112-1亦经由金属层M1-1、第一触点116-1连接至第一阱区115-1。第二连接端112-2在阵列晶圆110与外围晶圆120键合之前，经由第四互连部123-4和阵列晶圆接触块135-4连接至第四阵列晶圆键合接触部TVIA-4，即，在键合前，第二连接端112-2并未连接至第二阱区115-2。因此，在这种情况下，待测试结构TS中的待测试字线左右两端分别连接的键合接触部TVIA-1和TVIA-4的电路环境不一样。例如，键合接触部TVIA-4仅连接至待测试结构TS中的待测试字线，而键合接触部TVIA-1除了连接至待测试结构TS中的待测试字线之外，还连接至具有大量活跃电子的阱区115-1。也即，键合接触部TVIA-1和TVIA-4相对于待测试结构TS形成不平衡的负载。
如前文所述，在键合工艺中，这种不平衡负载可能导致键合异常。具体地，在键合工艺中，需要先对阵列晶圆110中的键合接触部TVIA的暴露在晶圆表面的一侧进行化学机械抛光，然后用带电离子对键合接触部TVIA的表面进行激活处理，之后用去离子水对晶圆进行清洗，由于键合接触部TVIA的材料通常为铜，待测试结构TS两端所连接的键合接触部TVIA在清洗工艺中可以发生诸如电镀反应的电化学反应。进一步地，如图1A中所示，由于键合接触部TVIA-1连接至具有大量活跃电子的P阱，其在电镀反应中可以用作阴极，而键合接触部TVIA-4不连接至P阱，其在电镀反应中可以用作阳极，从而可造成键合接触部TVIA-4上金属的溶解，并且可导致键合接触部TVIA-4所连接的接触块135-4出现诸如金属缺失(missing)或金属空洞(void)等缺陷，如图1B的电子显微镜照片中所示的虚线框内部分(对应图1A中的接触块135-4部分)产生缺陷的情况。这会引起封装失效或造成键合可靠性问题，按照半导体晶圆外观检验标准，存在上述缺陷的晶圆将按照报废处理，从而造成严重的经济损失。
相反，根据本申请公开的上述实施方式，结合图2以及前文所述可见，通过设置第二互连部123-2以及阵列晶圆接触块135-2和第二阵列晶圆键合接触部TVIA-2，使得在键合工艺前，待测试结构TS的第一连接端112-1和第二连接端112-2所分别连接的电路构件彼此对应地具有基本相同的构造，从而使得待测试结构TS的第一连接端112-1和第二连接端112-2相对于待测试结构TS具有平衡对称的负载。并且，在键合工艺前，由于阵列晶圆110与外围晶圆120尚未彼此键合，二者处于彼此分离的状态，因此，待测试结构TS的第一连接端112-1通过第二互连部123-2所连接的阵列晶圆键合接触部TVIA-2并未与第一外围结构121-1连接，因而也并未连接至第一阱区115-1；同样，待测试结构TS的第二连接端112-2通过第四互连部123-4所连接的阵列晶圆键合接触部TVIA-4并未与第二外围结构121-2连接，因而也并未连接至第二阱区115-2。即，在键合工艺前，待测试结构TS的第一连接端112-1与第二连接端112-2均不连接至阱区，二者具有相同的电路环境。这种平衡对称的设计可极大地减小晶圆键合工艺中可能发生的电镀反应对晶圆结构连接处的影响，可有效地避免金属空洞的产生，极大地提高键合的可靠性。
下面将参照图2对外围晶圆120中的第一外围结构121-1和第二外围结构121-2的具体构造作进一步地描述。
第一外围结构121-1可以包括第一外围晶圆键合接触部BVIA-1和第二外围晶圆键合接触部BVIA-2，二者均可位于所述外围晶圆120靠近所述阵列晶圆110的接触面处，其中，第一外围晶圆键合接触部BVIA-1可与第一互连部123-1所电连接的第一阵列晶圆键合接触部TVIA-1电连接，进而通过第一互连部123-1电连接至第一阱区115-1；第二外围晶圆键合接触部BVIA-2可与第二互连部123-2所电连接的第二阵列晶圆键合接触部TVIA-2电连接，进而通过第二互连部123-2电连接至待测试结构TS的第一连接端112-1。
进一步地，第一外围结构121-1还可以包括第一外围电路141-1，其设置在外围晶圆120的衬底(未示出)的朝向键合界面S0的一侧，并且可配置为在非测试状态下提供针对待测试结构TS的第一连接端112-1的控制信号，以便控制对待测试结构TS的操作。在测试状态下，第一外围电路141-1可以处于浮置状态，此时经由第一测试管脚从外部接收针对待测试结构TS的外部测试信号，如下文中将要详细描述的。以及，第一外围结构121-1还可以包括第一外围晶圆接触块143-1和第二外围晶圆接触块143-2，二者可位于第一外围电路141-1靠近阵列晶圆110的方向上，并分别用于电连接第一外围电路141-1至第一外围晶圆键合接触部BVIA-1和所述第二外围晶圆键合接触部BVIA-2。
与第一外围结构121-1类似地，第二外围结构121-2可以包括第三外围晶圆键合接触部BVIA-3和第四外围晶圆键合接触部BVIA-4，二者均可位于所述外围晶圆120靠近所述阵列晶圆110的接触面处，其中，第三外围晶圆键合接触部BVIA-3可与第三互连部123-3所电连接的第三阵列晶圆键合接触部TVIA-3电连接，进而通过第三互连部123-3电连接至第二阱区115-2；第四外围晶圆键合接触部BVIA-4可与第四互连部123-4所电连接的第四阵列晶圆键合接触部TVIA-4电连接，进而通过第四互连部123-4电连接至待测试结构TS的第二连接端112-2。
进一步地，第二外围结构121-2可以包括第二外围电路141-2，其设置在外围晶圆120的衬底(未示出)的朝向键合界面S0的一侧，并且可配置为在非测试状态下提供针对待测试结构TS的第二连接端112-2的控制信号，以便控制对待测试结构TS的操作。应理解的是，在非测试状态下，可存在只需一个外围电路提供针对待测试结构TS的控制信号的情况，例如，在一个实施方式中，第二外围结构121-2可以包括第二外围电路141-2，而第一外围结构121-1可以不包括外围电路141-1，只包括例如一层金属导体层作为导电通路。在测试状态下，第二外围电路141-2可以处于浮置状态，此时经由第二测试管脚从外部接收针对待测试结构TS的外部测试信号，如下文中将要详细描述的。以及，第二外围结构121-2还可以包括第三外围晶圆接触块143-3和第四外围晶圆接触块143-4，二者可位于第二外围电路141-2靠近阵列晶圆110的方向上，并分别用于电连接第二外围电路141-2至第三外围晶圆键合接触部BVIA-3和所述第四外围晶圆键合接触部BVIA-4。
在根据本公开的实施方式中，外围晶圆120中的接触块(例如，外围晶圆接触块143-1至143-4)和键合接触部(例如，外围晶圆键合接触部BVIA-1至BVIA-4)的材料可以是铜，但本公开不限于此。例如，在其他实施方式中，外围晶圆120中的接触块和键合接触部可以由诸如Al、Sn的材料形成。外围晶圆120中的接触块可以是利用导体(例如W)填充的接触孔和/或接触沟槽(例如，通过湿法刻蚀工艺或干法刻蚀工艺形成的)。外围晶圆120中的键合接触部可以利用与接触块相同的工艺形成，但可以在平行于键合界面的截面上相对于接触块具有较大的面积，以在键合时形成更好的接触。在一些实施方式中，填充接触孔和/或接触沟槽包括在沉积导体之前沉积阻挡层、粘合层和/或种层。
再次参见图2，根据本公开的一个实施方式中，阵列晶圆110中还可包括第一触点116-1，第一触点116-1可位于第一阱区115-1靠近外围晶圆120的一侧，第一触点116-1可将第一阱区115-1与第一互连部123-1电连接。第一阱区115-1可以是设置在衬底靠近键合界面S0的一侧上(未示出)的掺杂区。在实施方式中，第一阱区115-1可以是P型掺杂区，其可以是利用任何合适的P型掺杂剂(例如，硼(B)、镓(Ga)或铝(Al))掺杂到作为衬底的N型半导体中形成的区域，即，P阱。然而，本公开不限于此。在另一实施方式中，第一阱区115-1可以分别是利用任何合适的N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))掺杂到作为衬底的P型半导体中形成的区域，即，N阱。
在根据本公开的又一个实施方式中，阵列晶圆110中还可包括第二触点116-2，第二触点116-2可位于第二阱区115-2靠近外围晶圆120的一侧，第二触点116-2可将第二阱区115-2与第三互连部123-3电连接。第二阱区115-2可以通过和第一阱区115-1相同的工艺形成。也即，在第一阱区115-1是设置在N型衬底中的P阱的情况下，第二阱区115-2也是P阱，在第一阱区是设置在P型衬底中的N阱的情况下，第二阱区115-2也是N阱。
由上述可知，第一外围晶圆键合接触部BVIA-1可以通过第一阵列晶圆键合接触部TVIA-1实现与第一互连部123-1的电连接，具体地，阵列晶圆110中的第一阵列晶圆键合接触部TVIA-1可以从阵列晶圆110的朝向键合界面S0的一侧暴露，并且可以通过键合工艺与第一外围结构121-1中的第一外围晶圆键合接触部BVIA-1电连接，第一互连部123-1中的阵列晶圆连接块131-1与第一触点116-1电连接，进而与第一测试管脚(图中未示出)电连接。更进一步地，在一个实施方式中，用于接收施加在第一连接端112-1处的待测试字线的一端的外部测试信号的第一测试管脚(未示出)可以设置在第一阱区115-1下方的衬底的背离键合界面S0的一侧表面上。第一测试管脚可以通过贯穿第一阱区115-1及其下方的衬底的第一接触结构(未示出)连接至第一触点116-1。类似地，第二外围晶圆键合接触部BVIA-2可以通过第二阵列晶圆键合接触部TVIA-2实现与第二互连部123-2的电连接，阵列晶圆110中的阵列晶圆键合接触部TVIA-2同样可以从阵列晶圆110的朝向键合界面S0的一侧暴露，并且可以通过键合工艺与第一外围结构121-1中的第二外围晶圆键合接触部BVIA-2电连接。在一个实施方式中，在第二互连部123-2的靠近待测试结构TS的一端，第二互连部123-2可通过其所包含的阵列晶圆连接块131-2与待测试结构TS的第一连接端112-1电连接。从而形成从第一测试管脚依次经由第一阱区115-1、第一互连部123-1、第一外围结构121-1和第二互连部123-2直至待测试结构TS的第一连接端112-1的电连接通路。这样，在测试状态下，可以经由第一测试管脚从外部接收针对待测试结构TS中的待测试字线的一端(例如，包括在第一连接端112-1中的一端)的外部测试信号。应注意的是，在测试状态下，施加在待测试结构TS的第一连接端112-1处的待测试字线的一端的信号是通过第一测试管脚接收的外部测试信号，并且此时，连接至第一连接端112-1处的第一外围电路141-1可以处于浮置状态，即第一外围电路141-1在这种情况下可以被看作仅起到导通连接例如第一互连部123-1和第二互连部123-2的作用。在本公开中，为了简化示意图结构和相关描述，附图中并未示出第一测试管脚和第一接触结构。
另一方面，第三外围晶圆键合接触部BVIA-3可通过阵列晶圆110中的阵列晶圆键合接触部TVIA-3实现与第三互连部123-3的电连接，具体地，阵列晶圆键合接触部TVIA-3可以从阵列晶圆110的朝向键合界面S0的一侧暴露，并且可以通过键合工艺与第二外围结构121-2中的第三外围晶圆键合接触部BVIA-3电连接，第三互连部123-3中的阵列晶圆连接块131-3与第二触点116-2电连接，进而与第二测试管脚(图中未示出)电连接。更进一步地，在一些实施方式中，用于接收施加在第二连接端112-2处的待测试字线的另一端的外部测试信号的第二测试管脚(未示出)可以设置在第二阱区115-2下方的衬底的背离键合界面S0的一侧表面上。第二测试管脚可以通过贯穿第二阱区115-2及其下方的衬底的第二接触结构(未示出)连接至第二触点116-2。类似地，第四外围晶圆键合接触部BVIA-4可通过阵列晶圆110中的阵列晶圆键合接触部TVIA-4实现与第四互连部123-4的电连接，阵列晶圆110中的阵列晶圆键合接触部TVIA-4同样可以从阵列晶圆110的朝向键合界面S0的一侧暴露，并且可以通过键合工艺与第二外围结构121-2中的第四外围晶圆键合接触部BVIA-4电连接。在一个实施方式中，在第四互连部123-4的靠近待测试结构TS的一端，第四互连部123-4可通过其所包含的阵列晶圆连接块131-4与待测试结构TS的第二连接端112-2电连接。从而形成从第二测试管脚依次经由第二阱区115-2、第三互连部123-3、第二外围结构121-2和第四互连部123-4直至待测试结构TS的第二连接端112-2的电连接通路。这样，在测试状态下，可以经由第二测试管脚从外部接收针对待测试结构TS中的待测试字线的另一端(例如，包括在第二连接端112-2中的一端)的外部测试信号。同样，应注意的是，在测试状态下，施加在待测试结构TS的第二连接端112-2处的待测试字线的一端的信号是通过第二测试管脚接收的外部测试信号，并且此时，连接至第二连接端112-2处的第二外围电路141-2可以处于浮置状态，即第二外围电路141-2在这种情况下可以被看作仅起到导通连接(例如第三互连部123-3和第四互连部123-4)的作用。在本公开中，为了简化示意图结构和相关描述，附图中未示出第二测试管脚和第二接触结构。
由此可见，在键合工艺后，待测试结构TS的第一连接端112-1依次经由第二互连部123-2、第一外围结构121-1、第一互连部123-1和第一阱区115-1连接至第一测试管脚，与之相对称地，待测试结构TS的第二连接端112-2依次经由第四互连部123-4、第二外围结构121-2、第三互连部123-3和第二阱区115-2连接至第二测试管脚。其中，通过阵列晶圆中的第二互连部123-2与外围晶圆中的第一外围结构121-1以及阵列晶圆中的第一互连部123-1形成的导电通路可视为第一组跳线结构，通过阵列晶圆中的第四互连部123-4与外围晶圆中的第二外围结构121-2以及阵列晶圆中的第三互连部123-3形成的导电通路可视为第二组跳线结构。即，在键合工艺后，待测试结构TS的两个连接端分别通过对称设置的阵列晶圆中的互连结构和外围晶圆中的外围结构形成相对于待测试结构TS对称的两组跳线结构，使得待测试结构TS的两个连接端通过两端形成的对称的跳线结构分别连接至相应的测试管脚。
而在键合工艺前，如前文所述，待测试结构TS的第一连接端112-1和第二连接端112-2相对于待测试结构TS具有平衡对称的负载，并且，待测试结构TS的第一连接端112-1与第二连接端112-2均不连接至阱区，二者具有相同的电路环境。这种平衡对称的设计可极大地减小晶圆键合工艺中可能发生的电镀反应对晶圆结构连接处的影响，有利于提高键合的可靠性，保证三维存储器的性能质量。
在实施方式中，虽然未具体示出，但待测试结构TS的字线可以相对于待测试结构对称地布置，因此，本领域人员将理解，施加在待测试结构TS的第一连接端112-1和第二连接端112-2(即，字线的两端)上的信号可以是相同的信号。例如，在测试状态下，从第一测试管脚和第二测试管脚提供的用于施加在字线中的待测试字线两端的外部测试信号可以是相同的信号；在非测试状态下，由第一外围电路和141-1第二外围电路141-2提供的用于施加在字线两端的控制信号可以是相同的信号，并且第一外围电路141-1和第二外围电路141-2可以具有相同的构造。
在实施方式中，第一外围电路141-1和第二外围电路141-2可以包括可生成任何适当的数字、模拟和/或混合信号的外围晶圆器件，其用于方便三维存储器100的操作。例如，外围晶圆器件可以包括页缓冲区、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。
在根据本公开的实施方式中，第一外围电路141-1和第二外围电路141-2可以示意性地表示用于生成待测试结构TS所需的输入信号的驱动器电路，例如第一外围电路141-1可以表示可连接到待测试结构TS的字线的一端的第一驱动器电路，并且第二外围电路141-2可以表示可连接到待测试结构的字线的另一端的第二驱动器电路，但本公开不限于此。在实施方式中，如上文中所描述的，由于第一外围电路141-1和第二外围电路141-2连接到字线的两端，因此第一外围电路141-1和第二外围电路141-2可以具有相同的配置。
综上所述，在根据本公开实施方式的三维存储器中，待测试结构TS的两个连接端所分别连接的负载(例如阵列晶圆键合接触部TVIA)具有的电路环境相对于待测试结构TS具有对称的设计，这种对称的设计可以极大地减小晶圆键合工艺中可能发生的电镀反应对晶圆结构连接处的影响，可有效避免金属空洞(例如铜空洞)的产生，提高键合可靠性。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (11)

1.一种三维存储器，包括外围晶圆和阵列晶圆，其特征在于，
所述外围晶圆包括第一外围结构和第二外围结构；
所述阵列晶圆包括衬底以及位于所述衬底之上的待测试结构和多个互连部，其中，所述衬底中包括第一阱区和第二阱区，所述待测试结构包括第一连接端和第二连接端，所述多个互连部包括：
第一互连部，将所述第一外围结构与所述第一阱区电连接，其中，所述第一外围结构通过其包括的第一外围晶圆键合接触部与所述第一互连部电连接；
第二互连部，将所述第一外围结构与所述待测试结构的所述第一连接端电连接，其中，所述第一外围结构通过其包括的第二外围晶圆键合接触部与所述第二互连部电连接；
第三互连部，将所述第二外围结构与所述第二阱区电连接，其中，所述第二外围结构通过其包括的第三外围晶圆键合接触部与所述第三互连部电连接；以及
第四互连部，将所述第二外围结构与所述待测试结构的所述第二连接端电连接，其中，所述第二外围结构通过其包括的第四外围晶圆键合接触部与所述第四互连部电连接；
所述待测试结构的两端具有相对于所述待测试结构对称的负载。
2.根据权利要求1所述的三维存储器，其特征在于，所述待测试结构为包括一个或多个三维存储串的三维存储阵列，并且所述待测试结构的所述第一连接端和所述第二连接端分别包括所述三维存储串中字线的两端。
3.根据权利要求1所述的三维存储器，其特征在于，
所述多个互连部中的每个分别包括：在所述待测试结构靠近所述外围晶圆的方向上交替堆叠的至少一组阵列晶圆连接块和阵列晶圆导体层；
所述阵列晶圆中还包括：多个阵列晶圆键合接触部，位于所述阵列晶圆靠近所述外围晶圆的接触面处，以及
多个阵列晶圆接触块，分别用于电连接各所述互连部与所述阵列晶圆键合接触部。
4.根据权利要求3所述的三维存储器，其特征在于，所述第二互连部与所述第四互连部具有相同数量和排布规律的堆叠结构，所述堆叠结构通过所述阵列晶圆连接块和所述阵列晶圆导体层交替堆叠形成。
5.根据权利要求3所述的三维存储器，其特征在于，所述第二互连部与所述第四互连部分别通过相同数量和结构的所述阵列晶圆接触块各自电连接至一个所述阵列晶圆键合接触部。
6.根据权利要求3所述的三维存储器，其特征在于，所述第一外围晶圆键合接触部和所述第二外围晶圆键合接触部位于所述外围晶圆靠近所述阵列晶圆的接触面处，其中，
所述第一外围晶圆键合接触部与所述第一互连部所电连接的所述阵列晶圆键合接触部电连接；
所述第二外围晶圆键合接触部与所述第二互连部所电连接的所述阵列晶圆键合接触部电连接。
7.根据权利要求6所述的三维存储器，其特征在于，所述第一外围结构还包括：
第一外围电路；以及
第一外围晶圆接触块和第二外围晶圆接触块，位于所述第一外围电路靠近所述阵列晶圆的方向上，分别用于电连接所述第一外围电路至所述第一外围晶圆键合接触部和所述第二外围晶圆键合接触部。
8.根据权利要求3所述的三维存储器，其特征在于，所述阵列晶圆中还包括第一触点，所述第一触点位于所述第一阱区靠近所述外围晶圆的一侧，将所述第一阱区与所述第一互连部电连接。
9.根据权利要求3所述的三维存储器，其特征在于，所述第三外围晶圆键合接触部和所述第四外围晶圆键合接触部位于所述外围晶圆靠近所述阵列晶圆的接触面处，其中，
所述第三外围晶圆键合接触部与所述第三互连部所电连接的所述阵列晶圆键合接触部电连接；
所述第四外围晶圆键合接触部与所述第四互连部所电连接的所述阵列晶圆键合接触部电连接。
10.根据权利要求9所述的三维存储器，其特征在于，所述第二外围结构还包括：
第二外围电路；以及
第三外围晶圆接触块和第四外围晶圆接触块，位于所述第二外围电路靠近所述阵列晶圆的方向上，分别用于电连接所述第二外围电路至所述第三外围晶圆键合接触部和所述第四外围晶圆键合接触部。
11.根据权利要求3所述的三维存储器，其特征在于，所述阵列晶圆中还包括第二触点，所述第二触点位于所述第二阱区靠近所述外围晶圆的一侧，将所述第二阱区与所述第三互连部电连接。
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