CN113437060A - 三维存储器 - Google Patents

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Abstract

本公开的一方面提供了一种三维存储器，三维存储器包括键合至彼此的外围晶圆和阵列晶圆。外围晶圆包括用于阵列晶圆的外围电路。阵列晶圆包括：待测试结构，包括第一测试端和第二测试端；第一测试互连结构和第二测试互连结构，分别连接至第一测试端和第二测试端；第一管脚连接结构和第二管脚连接结构，分别经由第一测试互连结构和第二测试互连结构连接至待测试结构的第一测试端和第二测试端。

Description

三维存储器
技术领域
本公开涉及半导体技术领域，具体地，涉及一种具有X-tacking架构的三维存储器。
背景技术
具有X-tacking架构的三维存储器通过将存储阵列和外围电路布置在分别的阵列晶圆和外围晶圆上，可有效解决加工存储阵列时外围电路受到高温高压的影响的问题，能够实现更高的存储密度、更简单的工艺流程以及更少的循环时间。
在这种架构中，当两片晶圆制备完成后，可对二者进行键合。如图1中所示，键合后的阵列晶圆110和外围晶圆120可以在键合界面处通过分别设置在阵列晶圆110中的阵列晶圆接触部(例如，第一阵列晶圆接触部TVIA-1至第三阵列晶圆接触部TVIA-3)和设置在外围晶圆120中的外围晶圆接触部(例如，第一外围晶圆接触部BVIA-1至第三外围晶圆接触部BVIA-3)相互接通，从而将阵列晶圆110连接至外围晶圆120。其中，待测试结构TS是包括一个或多个三维存储串的存储阵列。
在一些情况下，需要对待测试结构TS的功能进行测试或分析来改善待测试结构TS的可靠性，此时外围电路PCKT可以处于浮置(Floating)状态，并通过测试管脚(Micro Pad)从外部接收针对待测试结构TS的控制信号。现有的测试方法通常包括对待测试结构TS中的一条字线(下文中称为“待测试字线”)进行测试。该测试方法可以采用如图1中所示的测试结构，其中，待测试字线的一端(即，如图1中所示的右端)经由第一测试互连结构123-1中的部分部件、第一触点116-1以及贯穿第一阱区115-1及其下方的衬底的第一接触结构(未示出)连接至第一阱区115-1下方的衬底的远离外围晶圆120的一侧表面上的第一测试管脚(未示出)，而另一端(即，如图1中所示的左端)经由第三测试互连结构123-3、外围结构124、第二测试互连结构123-2、第二触点116-2以及贯穿第二阱区115-2及其下方的衬底的第二接触结构(未示出)连接至设置在第二阱区115-2下方的衬底的远离外围晶圆120的一侧表面上的第二测试管脚(未示出)。可以看出，在键合前，在阵列晶圆110中，待测试结构TS没有直接连接至第二管脚连接结构111-2，即待测试结构TS与第二管脚连接结构111-2在电路上是断开的。
在这种情况下，如图1中所示的待测试结构TS中的待测试字线左右两端分别连接的第一阵列晶圆接触部TVIA-1和第三阵列晶圆接触部TVIA-3的电路环境不一样。例如，在键合前，第三阵列晶圆接触部TVIA-3仅连接至待测试结构TS中的待测试字线，而第一阵列晶圆接触部TVIA-1除了连接至待测试结构TS中的待测试字线之外，还连接至具有大量活跃电子的阱区(例如，如图1中所示的P阱)。也即，第一阵列晶圆接触部TVIA-1和第三阵列晶圆接触部TVIA-3相对于待测试结构TS形成不平衡的负载。
在键合工艺中，这种不平衡负载可能导致键合异常。具体地，在键合工艺中，需要先对阵列晶圆110中的阵列晶圆接触部(例如，第一阵列晶圆接触部TVIA-1至第三阵列晶圆接触部TVIA-3)的暴露在晶圆表面的一侧进行化学机械抛光，然后用带电离子对阵列晶圆接触部的表面进行激活处理，之后用去离子水对晶圆进行清洗。由于阵列晶圆接触部的材料通常为金属(例如，铜)，待测试结构两端所连接的第一阵列晶圆接触部TVIA-1和第三阵列晶圆接触部TVIA-3在清洗工艺中可以发生诸如电镀反应的电化学反应。由于第一阵列晶圆接触部TVIA-1连接至具有大量活跃电子的P阱，其在电镀反应中可以用作阴极，而第三阵列晶圆接触部TVIA-3不连接至P阱，其在电镀反应中可以用作阳极，并且出现金属铜的溶解，导致第三阵列晶圆接触部TVIA-3所连接的接触块135-3中出现诸如金属缺失(missing)或金属空洞(void)(如图1B中虚线框中部分所示)的缺陷。这会引起封装失效或造成键合可靠性问题，按照半导体晶圆外观检验标准，存在上述缺陷的晶圆将按照报废处理，从而造成严重的经济损失。
在本背景技术部分中公开的上述信息仅用于理解本发明构思的背景技术，因此，它可以包含不构成现有技术的信息。
发明内容
本申请提供了一种可至少部分解决现有技术中存在的上述问题的三维存储器，以解决倒置X-tacking架构下阵列晶圆和外围晶圆的接触结构在键合工艺中出现的可靠性问题。
本公开的一方面提供了一种三维存储器，三维存储器包括键合至彼此的外围晶圆和阵列晶圆，外围晶圆包括用于阵列晶圆的外围电路，阵列晶圆可以包括：待测试结构，包括第一测试端和第二测试端；第一测试互连结构和第二测试互连结构，分别连接至第一测试端和第二测试端；第一管脚连接结构和第二管脚连接结构，分别经由第一测试互连结构和第二测试互连结构连接至待测试结构的第一测试端和第二测试端。
在实施方式中，外围晶圆可以包括：第一外围结构，连接至第一测试互连结构；以及第二外围结构，连接至第二测试互连结构。
在实施方式中，待测试结构可以是包括一个或多个三维存储串的三维存储阵列，并且第一测试端和第二测试端分别包括三维存储串中待测试字线的两端。
在实施方式中，第一管脚连接结构可以包括：第一阱区，以及第一阱触点，设置在第一阱区上，并且将第一阱区连接至第一测试互连结构。第二管脚连接结构可以包括：第二阱区，以及第二阱触点，设置在第二阱区上，并且将第二阱区连接至第二测试互连结构。
在实施方式中，第一测试互连结构可以设置在第一管脚连接结构的靠近外围晶圆的一侧，并且可以包括：第一阵列晶圆导体层，经由第一阵列晶圆连接块连接至第一阱触点；以及第一阵列晶圆接触部，设置在第一阵列晶圆导体层的靠近外围晶圆的一侧，经由第一阵列晶圆接触块连接至第一阵列晶圆导体层。在实施方式中，第二测试互连结构可以设置在第二管脚连接结构的靠近外围晶圆的一侧，并且可以包括：第二阵列晶圆导体层，经由第二阵列晶圆连接块连接至第二阱触点；以及第二阵列晶圆接触部，设置在第二阵列晶圆导体层的靠近外围晶圆的一侧，经由第二阵列晶圆接触块连接至第二阵列晶圆导体层。
在实施方式中，第一阵列晶圆导体层可以经由第三阵列晶圆连接块连接至第一测试端，从而将第一阱触点连接至第一测试端中待测试字线的一端，并且第二阵列晶圆导体层可以经由第四阵列晶圆连接块连接至第二测试端，从而将第二阱触点连接至第二测试端中待测试字线的另一端。
在实施方式中，第一测试互连结构还可以包括一个或多个第一阵列晶圆子连接块以及一个或多个第一阵列晶圆子导体层，其交替地依次设置在第一阵列晶圆导体层与第一阵列晶圆接触块之间。第二测试互连结构还可以包括一个或多个第二阵列晶圆子连接块以及一个或多个第二阵列晶圆子导体层，其交替地依次设置在第二阵列晶圆导体层与第二阵列晶圆接触块之间。
在实施方式中，一个或多个第一阵列晶圆子导体层中的一个可以经由第一阵列晶圆连接部连接至第一测试端，从而将第一阱触点连接至第一测试端中待测试字线的一端；并且一个或多个第二阵列晶圆子导体层中的一个可以经由第二阵列晶圆连接部连接至第二测试端，从而将第二阱触点连接至第二测试端中待测试字线的另一端。一个或多个第一阵列晶圆子导体层中的连接至第一测试端的第一阵列晶圆子导体层与一个或多个第二阵列晶圆子导体层中的连接至第二测试端的第二阵列晶圆子导体层在可以同一工艺中形成。
在实施方式中，第一外围结构可以包括：第一外围电路，配置为在非测试状态下控制待测试结构，以及第一外围晶圆接触部，设置在第一外围电路的靠近阵列晶圆的一侧，经由第一外围晶圆接触块连接至第一外围电路，并连接至第一测试互连结构。
在实施方式中，第一外围结构还可以包括：一个或多个第一外围晶圆导体层，依次设置在第一外围电路与第一外围晶圆接触块之间，用于将第一外围电路连接至第一外围晶圆接触块。
在实施方式中，第二外围结构可以包括：第二外围电路，配置为在非测试状态下控制待测试结构，以及第二外围晶圆接触部，设置在第二外围电路的靠近阵列晶圆的一侧，经由第二外围晶圆接触块连接至第二外围电路，并连接至第二测试互连结构。
在实施方式中，第二外围结构还可以包括：一个或多个第二外围晶圆导体层，依次设置在第二外围电路与第二外围晶圆接触块之间，经由一个或多个第二外围晶圆连接块连接至彼此以及连接至第二外围电路。
在实施方式中，第一外围电路和第二外围电路可以具有相同的配置。
在实施方式中，第一阵列晶圆接触部和第二阵列晶圆接触部可以与外围晶圆直接接触，以将外围晶圆连接至待测试结构。
根据本公开的三维存储器可以在待测试结构的两端提供相对于待测试结构对称的管脚连接结构(即，分别具有基本上相同的构造)，这种平衡对称设计可以极大减小晶圆键合工艺中可能发生的电镀反应对用于实现阵列晶圆和外围晶圆的连接的接触的影响，减少或避免接触块中出现诸如金属缺失或金属空洞(例如，铜空洞)的缺陷，可以提高键合可靠性。
以上发明内容仅是说明性的，并且不旨在以任何方式进行限制。除了上述说明性方面、实施方式和特征之外，通过参考附图和以下详细描述，其他方面、实施方式和特征将变得显而易见。
附图说明
通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：
图1A示出传统具有X-tacking架构的三维存储器100的示例的示意性结构图；
图1B示出传统具有X-tacking架构的三维存储器100的键合界面的电子显微镜视图；
图2A示出根据本公开实施方式的具有X-tacking架构的三维存储器100的示例的示意性结构图；以及
图2B中示出根据本公开另一实施方式的具有X-tacking架构的三维存储器100的示例的示意性结构图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。
在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。
此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
图2A中示出根据本公开实施方式的具有X-tacking架构的三维存储器100的示例的示意性结构图。图2B中示出根据本公开另一实施方式的具有X-tacking架构的三维存储器100的示例的示意性结构图。在图2A和图2B中，相同的部件具有相同的参考标号。
如图2A所示，存储器100可以包括彼此键合的阵列晶圆110和外围晶圆120。具体地，阵列晶圆110可以包括：待测试结构TS，设置在阵列晶圆110中，包括第一测试端112-1和第二测试端112-2；第一测试互连结构123-1和第二测试互连结构123-2，分别连接至第一测试端112-1和第二测试端112-2；第一管脚连接结构111-1和第二管脚连接结构111-2，分别经由第一测试互连结构123-1中的部分部件和第二测试互连结构123-2连接至待测试结构TS的第一测试端112-1和第二测试端112-2。外围晶圆120可以包括：第一外围结构121-1，连接至第一测试互连结构123-1；以及第二外围结构121-2，连接至第二测试互连结构123-2。下文中将参照图2A和图2B中所示的结构图对阵列晶圆110和外围晶圆120中的部件以及部件支架的连接关系进行详细介绍。
根据一个示例性实施方式，待测试结构TS可以是包括一个或多个三维存储串的三维存储阵列。本公开中为便于描述以框图的形式表示三维存储阵列，且省略其具体布置，但该示意性图示不意在进行限制，本领域技术人员将理解的是，待测试结构TS可以与阵列晶圆110中的其他部件(例如，管脚连接结构111-1和111-2)设置在同一衬底上。
第一测试端112-1和第二测试端112-2可以分别是待测试结构TS的字线的两端。在实施方式中，待测试结构TS可以包括一条待测试字线。在该实施方式中，第一测试端112-1可以包括该待测试字线的一端，并且第二测试端112-2可以包括该待测试字线的另一端，并且第一测试端112-1中的待测试字线的一端和第二测试端112-2中的待测试字线的另一端可以分别电连接至第一管脚连接结构111-1和第二管脚连接结构111-2，从而将待测试字线的两端分别连接至用于接收外部输入的第一测试管脚(未示出)和第二测试管脚(未示出)，如下文所详细描述的。然而，本公开不限于此。在另一示例性实施方式中，待测试结构TS可以包括多条待测试字线。在该实施方式中，可以针对每条待测试字线设置相应的管脚连接结构和测试管脚。
参见图2A，第一管脚连接结构111-1可以包括第一阱区115-1。在实施方式中，阱区可以是P型掺杂区，其可以是利用任何合适的P型掺杂剂(例如，硼(B)、镓(Ga)或铝(Al))掺杂到N型半导体中，产生被称为“空穴”的价电子的缺陷。然而，本公开不限于此。在另一实施方式中，阱区可以是N型掺杂区。
第一阱区115-1上靠近外围晶圆120的一侧设置有第一阱触点116-1，以用于将第一阱区115-1连接至阵列晶圆110的其他电路构件。例如，第一阱触点116-1可以将第一阱区115-1连接至第一测试互连结构123-1，从而经由第一测试互连结构123-1将第一阱区115-1连接至待测试结构TS。
在实施方式中，用于接收外部测试信号的第一测试管脚(未示出)可以设置在第一阱区115-1的背离外围晶圆120的一侧表面上。第一测试管脚可以通过贯穿第一阱区115-1的第一接触结构(未示出)连接至第一阱触点116-1，进而连接至待测试结构TS。在本公开中，为了简化示意图结构，附图中仅示出管脚连接结构(例如，第一管脚连接结构111-1和第二管脚连接结构111-2)，而省略了测试管脚和接触结构。
第一测试互连结构123-1设置在第一管脚连接结构111-1的靠近外围晶圆120的一侧并连接至第一管脚连接结构111-1和待测试结构TS。具体地，第一测试互连结构123-1可以包括第一阵列晶圆导体层M1-1，其设置在第一阱触点116-1的靠近外围晶圆120的一侧，并经由第一阵列晶圆连接块131-1连接至第一管脚连接结构111-1中的第一阱触点116-1。在实施方式中，第一阵列晶圆导体层M1-1还可以经由第三阵列晶圆连接块131-3连接至待测试结构TS的第一测试端112-1，从而将待测试结构TS连接至第一管脚连接结构111-1。应注意的是，虽然在图2A的剖视图中将第一阵列晶圆导体层M1-1示出为单个，但本领域技术人员将理解，第一阵列晶圆导体层M1-1可以设置为多个，并且第一阵列晶圆导体层M1-1中相应的一个将第一测试端112-1中的待测试字线连接至第一管脚连接结构111-1。
第一测试互连结构123-1还可以包括第一阵列晶圆接触部TVIA-1，其设置在第一阵列晶圆导体层M1-1的靠近外围晶圆120的一侧，经由第一阵列晶圆接触块135-1连接至第一阵列晶圆导体层M1-1。第一阵列晶圆接触部TVIA-1的远离第一阵列晶圆导体层M1-1的一侧从阵列晶圆110暴露，并可以与外围晶圆120中的第一外围结构121-1的第一外围晶圆接触部BVIA-1直接接触，进而将第一测试互连结构123-1连接至第一外围结构121-1。
在另一实施方式中，第一测试互连结构123-1还可以包括交替地依次设置在第一阵列晶圆导体层M1-1与第一阵列晶圆接触块135-1之间的一个或多个第一阵列晶圆子连接块以及一个或多个第一阵列晶圆子导体层(即，按照第一阵列晶圆子连接块1-第一阵列晶圆子导体层1-第一阵列晶圆子连接块2-…第一阵列晶圆子连接块n-第一阵列晶圆子导体层n的方式布置)，用于将第一阵列晶圆导体层M1-1连接至第一阵列晶圆接触块135-1。例如，如图2B中所示，第一测试互连结构123-1还可以包括交替地依次设置在第一阵列晶圆导体层M1-1与第一阵列晶圆接触块135-1之间的第一阵列晶圆子连接块133-1和第一阵列晶圆子导体层M2-1。第一阵列晶圆子导体层M2-1的一侧经由第一阵列晶圆子连接块133-1连接至第一阵列晶圆导体层M1-1，另一侧连接至第一阵列晶圆接触块135-1，从而连接至第一阵列晶圆接触部TVIA-1。然而，本公开不限于此。在其他实施方式中，根据需要，第一测试互连结构还可以包括不止一个第一阵列晶圆子连接块和第一阵列晶圆子导体层。
在该实施方式中，待测试结构TS的第一测试端112-1可以不经由第三阵列晶圆接触块135-3连接至第一阵列晶圆导体层M1-1，而是可以经由另外的连接部连接至一个或多个第一阵列晶圆子导体层中的一个，由此经由第一测试互连结构123-1连接至第一管脚连接结构111-1。例如，如图2B中所示，待测试结构TS的第一测试端112-1可以经由第一阵列晶圆连接部137-1连接至第一阵列晶圆子导体层M2-1，进而经由第一测试互连结构123-1中的第一阵列晶圆子连接块133-1、第一阵列晶圆导体层M1-1和第一阵列晶圆连接块131-1连接至第一管脚连接结构111-1。
根据上文的描述，待测试结构TS的第二测试端112-2所连接的电路构件具有与第一测试端112-1基本相同的构造，即，第一测试端112-1和第二测试端112-2在靠近键合界面的一侧分别连接至第一测试互连结构123-1和第二测试互连结构123-2,并且在靠近衬底的一侧分别连接至第一管脚连接结构111-1和第二管脚连接结构111-2。。
具体地，第二管脚连接结构111-2可以包括第二阱区115-2。第二阱区115-2上靠近外围晶圆120的一侧设置有第二阱触点116-2，以用于将第二阱区115-2连接至阵列晶圆110的其他电路构件。例如，第二阱触点116-2可以将第二阱区115-2连接至第二测试互连结构123-2，从而经由第二测试互连结构123-2将第二阱区115-2连接至待测试结构TS。
在实施方式中，如上文所描述的，用于接收外部测试信号的第二测试管脚(未示出)可以设置在第二阱区115-2的背离外围晶圆120的一侧表面上。第二测试管脚可以通过贯穿第二阱区115-2的第二接触结构(未示出)连接至第二阱触点116-2，进而连接至待测试结构TS。
第二测试互连结构123-2设置在第二管脚连接结构111-2的靠近外围晶圆120的一侧并连接至第二管脚连接结构111-2和待测试结构TS。第二测试互连结构123-2的构造与第一测试互连结构123-1的构造基本上相同。例如，第二测试互连结构123-2中的导体层以及用于导体层之间的连接的连接块的布置基本上与第一测试互连结构123-1相对应。
具体地，第二测试互连结构123-2可以包括第二阵列晶圆导体层M1-2，其设置在第二阱触点116-2的靠近外围晶圆120的一侧，并经由第二阵列晶圆连接块131-2连接至第二管脚连接结构111-2中的第二阱触点116-2。在实施方式中，第二阵列晶圆导体层M1-2还可以经由第四阵列晶圆连接块131-4连接至待测试结构TS的第二测试端112-2，从而将待测试结构TS连接至第二管脚连接结构111-2。应注意的是，虽然在图2A的剖视图中将第二阵列晶圆导体层M1-2示出为单个，但本领域技术人员将理解，第二阵列晶圆导体层M1-2可以设置为多个，并且第二阵列晶圆导体层M1-2中相应的一个将第二测试端112-2中的待测试字线连接至第二管脚连接结构111-2。
第二测试互连结构123-2还可以包括第二阵列晶圆接触部TVIA-2，其设置在第二阵列晶圆导体层M1-2的靠近外围晶圆120的一侧，经由第二阵列晶圆接触块135-2连接至第二阵列晶圆导体层M1-2。第二阵列晶圆接触部TVIA-2的远离第二阵列晶圆导体层M1-2的一侧从阵列晶圆110暴露，并可以与第二外围结构121-2的第二外围晶圆接触部BVIA-2直接接触，进而将第二测试互连结构123-2连接至第二外围结构121-2。
在另一实施方式中，第二测试互连结构123-2还可以包括交替地依次设置在第二阵列晶圆导体层M1-2与第二阵列晶圆接触块135-2之间的一个或多个第二阵列晶圆子连接块以及一个或多个第二阵列晶圆子导体层(即，按照第二阵列晶圆子连接块1-第二阵列晶圆子导体层1-第二阵列晶圆子连接块2-…第二阵列晶圆子连接块n-第二阵列晶圆子导体层n的方式布置)，用于将第二阵列晶圆导体层M1-2连接至第二阵列晶圆接触块135-2。例如，如图2B中所示，第二测试互连结构123-2还可以包括设置在第二阵列晶圆导体层M1-2与第二阵列晶圆接触块135-2之间的第二阵列晶圆子连接块133-2和第二阵列晶圆子导体层M2-2。第二阵列晶圆子导体层M2-2的一侧经由第二阵列晶圆子连接块133-2连接至第二阵列晶圆导体层M1-2，另一侧连接至第二阵列晶圆接触块135-2，从而连接至第二阵列晶圆接触部TVIA-2。然而，本公开不限于此。在其他实施方式中，根据需要，第二测试互连结构111-2还可以包括不止一个第二阵列晶圆子连接块和第二阵列晶圆子导体层。
在该实施方式中，在待测试结构TS的第一测试端112-1不经由第三阵列晶圆接触块131-3(参见图2A)连接至第一阵列晶圆导体层M1-1，而是经由另外的连接部连接至一个或多个第一阵列晶圆子导体层中的一个的情况下，待测试结构TS的第二测试端112-1也可以经由另外的连接部连接至一个或多个第二阵列晶圆子导体层中的相应层(即，在同一工艺步骤中形成)，并由此经由第二测试互连结构123-2连接至第二管脚连接结构111-2。例如，如图2B中所示，待测试结构TS的第二测试端112-2可以经由第二阵列晶圆连接部137-2连接至第二阵列晶圆子导体层M2-2，进而经由第二测试互连结构123-2中的第二阵列晶圆子连接块133-2、第二阵列晶圆导体层M1-2和第二阵列晶圆连接块131-2连接至第二管脚连接结构111-2。
根据上文中的描述可以看出，在本公开的实施方式中，第一测试互连结构123-1和第二测试互连结构123-2对称地设置在待测试结构TS的两侧,并且第一管脚连接结构111-1和第二管脚连接结构111-2也对称地设置在待测试结构TS的两侧。根据本公开的实施方式，第一阵列晶圆接触部TVIA-1和第二阵列晶圆接触部TVIA-2可以分别连接至第一阱区115-1和第二阱区115-2，具有基本上相同的电势，可以极大地减少清洗工艺中发生的电镀反应，从而减少或避免接触块中出现诸如金属缺失或金属空洞的缺陷，由此提高键合可靠性。
阵列晶圆110中的导体层(例如，第一阵列晶圆导体层M1-1、第一阵列晶圆子导体层M2-1、第二阵列晶圆导体层M1-2、第二阵列晶圆子导体层M2-2)可以包括导体材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。阵列晶圆110中的连接块(例如，第一阵列晶圆连接块131-1、第一阵列晶圆子连接块133-1、第二阵列晶圆连接块131-2、第二阵列晶圆子连接块133-2)可以是利用导体(例如W)填充的接触孔和/或接触沟槽(例如，通过湿法刻蚀工艺或干法刻蚀工艺形成的)。在一些实施方式中，填充接触孔和/或接触沟槽包括在沉积导体之前沉积阻挡层、粘合层和/或种层。
在根据本公开的实施方式中，阵列晶圆110中的接触块(例如，第一阵列晶圆接触块135-1、第二阵列晶圆接触块135-2)和接触部(例如，第一阵列晶圆接触部TVIA-1、第二阵列晶圆接触部TVIA-2)的材料可以是铜，但本公开不限于此。例如，在其他实施方式中，阵列晶圆110中的接触块和接触部可以由诸如Al、Tn的金属材料形成。接触块可以是利用导体(例如W)填充的接触孔和/或接触沟槽(例如，通过湿法刻蚀工艺或干法刻蚀工艺形成的)。接触部可以利用与接触块相同的工艺形成，但可以在平行于键合界面的截面上具有较大的面积，以在键合时形成更好的接触。在一些实施方式中，填充接触孔和/或接触沟槽包括在沉积导体之前沉积阻挡层、粘合层和/或种层。
此外，应理解的是，在实施方式中，在实现接触部与导体层之间的连接或者导体层之间的连接时仅示出一个接触块或连接块作为示例。然而，这仅是示意性的，并且本公开不限于此。用于实现连接的接触块或连接块可以设置为多个，以增加接触点的数目。
如上文中所描述的，外围晶圆120可以包括连接至第一测试互连结构123-1的第一外围结构121-1和连接至第二测试互连结构123-2的第二外围结构121-2。
具体地，第一外围结构121-1可以包括第一外围电路122-1，第一外围电路122-1可以配置为在非测试状态下控制待测试结构TS。应注意的是，在测试状态下，第一外围电路122-1可以处于浮置状态，此时经由第一管脚连接结构111-1从第一测试管脚(未示出)接收外部输入来控制待测试结构TS。
第一外围结构121-1还可以包括第一外围晶圆接触部BVIA-2，设置在第一外围电路122-1的靠近阵列晶圆110的一侧。第一外围晶圆接触部BVIA-1可以经由第一外围晶圆接触块143-1连接至第一外围电路122-1。第一外围晶圆接触部BVIA-1的远离第一外围电路122-1的一侧从外围晶圆120暴露，并可以与阵列晶圆110中的第一测试互连结构123-1的第一阵列晶圆接触部TVIA-1直接接触，进而将第一外围电路122-1连接至待测试结构TS。
在另一实施方式中，第一外围结构121-1还可以包括依次设置在第一外围电路122-1与第一外围晶圆接触块143-1之间的一个或多个第一外围晶圆导体层，用于将第一外围电路122-1连接至第一外围晶圆接触块143-1，进而连接至第一外围晶圆接触部BVIA-1。例如，在如图2B所示的示例性实施方式中，第一外围结构121-1还可以包括设置在第一外围电路122-1与第一外围晶圆接触块143-1之间的第一外围晶圆导体层M1-1’，其一侧经由第一外围晶圆连接块141-1连接至第一外围电路122-1，另一侧连接至第一外围晶圆接触块143-1，从而连接至第一外围晶圆接触部BVIA-1。然而，本公开不限于此。在其他实施方式中，根据电路互连需要，第一外围结构121-1还可以包括更多的外围晶圆导体层。
第二外围结构121-2可以包括第二外围电路122-2，第二外围电路122-2可以配置为在非测试状态下控制待测试结构TS。应注意的是，在测试状态下，第二外围电路122-2可以处于浮置状态，此时经由第二管脚连接结构111-2从第二测试管脚(未示出)接收外部输入来控制待测试结构TS。
第二外围结构121-2还可以包括第二外围晶圆接触部BVIA-2，设置在第二外围电路122-2的靠近阵列晶圆110的一侧。第二外围晶圆接触部BVIA-2可以经由第二外围晶圆接触块143-2连接至第二外围电路122-2。第二外围晶圆接触部BVIA-2的远离第二外围电路122-2的一侧从外围晶圆120暴露，并可以与阵列晶圆110中的第二测试互连结构123-2的第二阵列晶圆接触部TVIA-2直接接触，进而将第二外围电路122-2连接至待测试结构TS。
在另一实施方式中，第二外围结构121-2还可以包括依次设置在第二外围电路122-2与第二外围晶圆接触块143-2之间的一个或多个第二外围晶圆导体层，用于将第二外围电路122-2连接至第二外围晶圆接触块143-2，进而连接至第二外围晶圆接触部BVIA-2。例如，在如图2B所示的示例性实施方式中，第二外围结构121-2还可以包括设置在第二外围电路122-2与第二外围晶圆接触块143-2之间的第二外围晶圆导体层M1-2’，其一侧经由第二外围晶圆连接块141-2连接至第二外围电路122-2，另一侧连接至第二外围晶圆接触块143-2，从而连接至第二外围晶圆接触部BVIA-2。然而，本公开不限于此。在其他实施方式中，根据电路互连需要，第二外围结构121-2还可以包括更多的外围晶圆导体层。
第一外围电路122-1和第二外围电路122-2可以包括任何适当的数字、模拟和/或混合信号的外围晶圆器件，其用于方便三维存储器100的操作。例如，外围晶圆器件可以包括页缓冲区、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在根据本公开的实施方式中，第一外围电路122-1和第二外围电路122-2可以示意性地表示用于生成待测试结构TS所需的输入信号的驱动器电路，例如第一外围电路122-1可以表示可连接到待测试结构TS的字线的一端的第一驱动器电路，并且第二外围电路122-2可以表示可连接到待测试结构的字线的另一端的第二驱动器电路，但本公开不限于此。在实施方式中，由于第一外围电路122-1和第二外围电路122-2分别连接到字线的两端，因此第一外围电路122-1和第二外围电路122-2可以具有相同的配置，并且在非测试状态下同时向待测试结构TS的两端提供控制信号。在另一实施方式中，可以仅提供第一外围电路122-1和第二外围电路122-2中的一个并由该电路向待测试结构TS提供控制信号。在这种情况下，可以移除第一外围电路122-1和第二外围电路122-2中的另一个或使其处于浮置状态。
外围晶圆120中的导体层(例如，第一外围晶圆导体层M1-1’、第二外围晶圆导体层M1-2’)可以包括导体材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。外围晶圆120中的的连接块(例如，第一外围晶圆连接块141-1、第二外围晶圆连接块141-2)可以是利用导体(例如W)填充的接触孔和/或接触沟槽(例如，通过湿法刻蚀工艺或干法刻蚀工艺形成的)。在一些实施方式中，填充接触孔和/或接触沟槽包括在沉积导体之前沉积阻挡层、粘合层和/或种层。
在根据本公开的实施方式中，外围晶圆120中的接触块(例如，第一外围晶圆接触块143-1、第二外围晶圆接触块143-2)和接触(例如，第一外围晶圆接触部BVIA-1、第二外围晶圆接触部BVIA-2)的材料可以是铜，但本公开不限于此。例如，在其他实施方式中，外围晶圆120中的接触块和接触可以由诸如Al、Tn的材料形成。外围晶圆120中的接触块可以是利用导体(例如W)填充的接触孔和/或接触沟槽(例如，通过湿法刻蚀工艺或干法刻蚀工艺形成的)。外围晶圆120中的接触可以利用与接触块相同的工艺形成，但可以在平行于键合界面的截面上具有较大的面积，以在键合时形成更好的接触。在一些实施方式中，填充接触孔和/或接触沟槽包括在沉积导体之前沉积阻挡层、粘合层和/或种层。
在实施方式中，键合后的阵列晶圆110和外围晶圆120可以通过分别设置在阵列晶圆110中的阵列晶圆接触部TVIA和设置在外围晶圆120中的外围晶圆接触部BVIA的直接接触来电连接至彼此。具体地，外围晶圆120中的第一外围电路122-1和第二外围电路122-2可以分别经由直接接触的第一阵列晶圆接触部TVIA-1和第一外围晶圆接触部BVIA-1以及直接接触的第二阵列晶圆接触部TVIA-2和第二外围晶圆接触部BVIA-2连接至阵列晶圆110中的待测试结构TS的字线的两端。在阵列晶圆110处于非测试状态(即，待测试结构TS正常工作)的情况下，可以通过外围晶圆120中的外围电路PCKT来生成待测试结构TS的控制信号，而不经由管脚连接结构从测试管脚接收外部输入。
在实施方式中，在阵列晶圆110处于测试状态的情况下，外围晶圆120中的外围电路PCKT可以处于浮置状态，此时可以经由测试管脚(未示出)从外部接收输入信号对待测试结构TS中的一条字线(即，待测试字线)进行测试。包括待测试字线的一端的第一测试端112-1可以经由第一测试互连结构123-1连接至第一管脚连接结构111-1，并可以经由第一管脚连接结构111-1从第一测试管脚(未示出)接收第一外部输入。类似地，包括待测试字线的另一端的第二测试端112-2可以经由第二测试互连结构123-2连接至第二管脚连接结构111-2，并可以经由第二管脚连接结构111-2从第二测试管脚(未示出)接收第二外部输入。
通过以上描述可以看出，在根据本公开实施方式的三维存储器中，待测试结构TS的两端所连接测试互连结构中的阵列晶圆接触部具有相同的电路环境，均可连接至阱区。这种平衡对称设计可以极大减小晶圆键合工艺中可能发生的电镀反应对接触结构的影响，避免了铜空洞的产生，可以提高键合可靠性。
以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种三维存储器，所述三维存储器包括键合至彼此的外围晶圆和阵列晶圆，所述外围晶圆包括用于所述阵列晶圆的外围电路，所述阵列晶圆包括：
待测试结构，包括第一测试端和第二测试端；
第一测试互连结构和第二测试互连结构，分别连接至所述第一测试端和所述第二测试端；
第一管脚连接结构和第二管脚连接结构，分别经由所述第一测试互连结构和所述第二测试互连结构连接至所述待测试结构的所述第一测试端和所述第二测试端。
2.根据权利要求1所述的三维存储器，其中，所述待测试结构是包括一个或多个三维存储串的三维存储阵列，并且所述第一测试端和所述第二测试端分别包括所述三维存储串中待测试字线的两端。
3.根据权利要求2所述的三维存储器，其中：
所述第一管脚连接结构包括：
第一阱区，以及
第一阱触点，设置在所述第一阱区上，并且将所述第一阱区连接至所述第一测试互连结构；以及
所述第二管脚连接结构包括：
第二阱区，以及
第二阱触点，设置在所述第二阱区上，并且将所述第二阱区连接至所述第二测试互连结构。
4.根据权利要求3所述的三维存储器，其中：
所述第一测试互连结构设置在所述第一管脚连接结构的靠近所述外围晶圆的一侧，并且包括：
第一阵列晶圆导体层，经由第一阵列晶圆连接块连接至所述第一阱触点，以及
第一阵列晶圆接触部，设置在所述第一阵列晶圆导体层的靠近所述外围晶圆的一侧，经由第一阵列晶圆接触块连接至所述第一阵列晶圆导体层；以及
所述第二测试互连结构设置在所述第二管脚连接结构的靠近所述外围晶圆的一侧，并且包括：
第二阵列晶圆导体层，经由第二阵列晶圆连接块连接至所述第二阱触点，以及
第二阵列晶圆接触部，设置在所述第二阵列晶圆导体层的靠近所述外围晶圆的一侧，经由第二阵列晶圆接触块连接至所述第二阵列晶圆导体层。
5.根据权利要求4所述的三维存储器，其中：
所述第一阵列晶圆导体层经由第三阵列晶圆连接块连接至所述第一测试端，从而将所述第一阱触点连接至所述第一测试端中所述待测试字线的一端，以及
所述第二阵列晶圆导体层经由第四阵列晶圆连接块连接至所述第二测试端，从而将所述第二阱触点连接至所述第二测试端中所述待测试字线的另一端。
6.根据权利要求4所述的三维存储器，其中：
所述第一测试互连结构还包括一个或多个第一阵列晶圆子连接块以及一个或多个第一阵列晶圆子导体层，其交替地依次设置在所述第一阵列晶圆导体层与所述第一阵列晶圆接触块之间，以及
所述第二测试互连结构还包括一个或多个第二阵列晶圆子连接块以及一个或多个第二阵列晶圆子导体层，其交替地依次设置在所述第二阵列晶圆导体层与所述第二阵列晶圆接触块之间。
7.根据权利要求6所述的三维存储器，其中：
所述一个或多个第一阵列晶圆子导体层中的一个经由第一阵列晶圆连接部连接至所述第一测试端，从而将所述第一阱触点连接至所述第一测试端中所述待测试字线的一端，
所述一个或多个第二阵列晶圆子导体层中的一个经由第二阵列晶圆连接部连接至所述第二测试端，从而将所述第二阱触点连接至所述第二测试端中所述待测试字线的另一端，以及
所述一个或多个第一阵列晶圆子导体层中的连接至所述第一测试端的第一阵列晶圆子导体层与所述一个或多个第二阵列晶圆子导体层中的连接至所述第二测试端的第二阵列晶圆子导体层在同一工艺中形成。
8.根据权利要求1所述的三维存储器，其中，所述外围晶圆包括：
第一外围结构，连接至所述第一测试互连结构，并包括：
第一外围电路，以及
第一外围晶圆接触部，设置在所述第一外围电路的靠近所述阵列晶圆的一侧，经由第一外围晶圆接触块连接至所述第一外围电路，并连接至所述第一测试互连结构；以及
第二外围结构，连接至所述第二测试互连结构，并包括：
第二外围电路，以及
第二外围晶圆接触部，设置在所述第二外围电路的靠近所述阵列晶圆的一侧，经由第二外围晶圆接触块连接至所述第二外围电路，并连接至所述第二测试互连结构，
其中，所述第一外围电路和所述第二外围电路具有相同的配置。
9.根据权利要求8所述的三维存储器，其中：
所述第一外围结构还包括一个或多个第一外围晶圆导体层，依次设置在所述第一外围电路与所述第一外围晶圆接触块之间，用于将所述第一外围电路连接至所述第一外围晶圆接触块，以及
所述第二外围结构还包括一个或多个第二外围晶圆导体层，依次设置在所述第二外围电路与所述第二外围晶圆接触块之间，经由一个或多个第二外围晶圆连接块连接至彼此以及连接至所述第二外围电路。
10.根据权利要求4所述的三维存储器，其中：
所述第一阵列晶圆接触部和所述第二阵列晶圆接触部与所述外围晶圆直接接触，以将所述外围晶圆连接至所述待测试结构。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113675204A (zh) * 2021-08-09 2021-11-19 长江存储科技有限责任公司 三维存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150357257A1 (en) * 2013-03-12 2015-12-10 Monolithic 3D Inc. Semiconductor device and structure
CN106505054A (zh) * 2016-11-30 2017-03-15 上海华力微电子有限公司 一种半导体晶圆的测试结构
CN107658315A (zh) * 2017-08-21 2018-02-02 长江存储科技有限责任公司 半导体装置及其制备方法
CN110720143A (zh) * 2019-04-30 2020-01-21 长江存储科技有限责任公司 具有处理器和nand闪存的键合半导体器件及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150357257A1 (en) * 2013-03-12 2015-12-10 Monolithic 3D Inc. Semiconductor device and structure
CN106505054A (zh) * 2016-11-30 2017-03-15 上海华力微电子有限公司 一种半导体晶圆的测试结构
CN107658315A (zh) * 2017-08-21 2018-02-02 长江存储科技有限责任公司 半导体装置及其制备方法
CN110720143A (zh) * 2019-04-30 2020-01-21 长江存储科技有限责任公司 具有处理器和nand闪存的键合半导体器件及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113675204A (zh) * 2021-08-09 2021-11-19 长江存储科技有限责任公司 三维存储器
CN113675204B (zh) * 2021-08-09 2023-10-24 长江存储科技有限责任公司 三维存储器

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