CN107527661A - 一种字线电阻测试方法及三维存储器失效分析方法 - Google Patents

Abstract

本申请公开了一种字线电阻测试方法及三维存储器失效分析方法，其中，所述字线电阻测试方法首先将三维存储器的第一台阶区和第二台阶区的多根通孔连线暴露出来，然后通过在第一台阶区形成连接金属层的方式，将多根字线通过通孔连线和连接金属层连接起来，最后通过在第二台阶区测试每两根待测连线的电阻，并根据测试获得的第一测试电阻、第二测试电阻和第三测试电阻计算三个所述待测连线的电阻，也即得到了与这三根待测连线对应的字线电阻，从而实现了对三维存储器中字线电阻的测量，为对三维存储器进行失效分析奠定了基础。

Description

一种字线电阻测试方法及三维存储器失效分析方法

技术领域

本申请涉及半导体技术领域，更具体地说，涉及一种字线电阻测试方法及三维存储器失效分析方法。

背景技术

失效分析是根据失效模式和现象，通过分析和验证，模拟重现失效的现象，找出失效的原因，挖掘出失效的机理的活动。在提高产品质量，技术开发、改进，产品修复及仲裁失效事故等方面具有很强的实际意义。

针对三维存储器的失效分析是研发和改良三维存储器的一个十分重要的环节，在做失效分析时，往往需要分析三维存储器的各种参数，其中电阻特性也是重要的参数之一。常规的元器件电阻测量方法是使用万用表进行测量，但是在测试三维存储器的各个结构的电阻时，往往需要在芯片的金属层或钨栓塞层进行测量，这时万用表已经不能适用，需要采用纳米点针台进行测试。

但是由于三维存储器的字线长度较长且结构较为特殊，纳米点针台的测量范围远远小于字线长度，难以满足对于三维存储器的字线电阻的测量。因此，如何测量三维存储器的字线电阻成为相关领域技术人员的研究方向之一。

发明内容

为解决上述技术问题，本发明提供了一种字线电阻测试方法及三维存储器失效分析方法，以实现提供一种测量三维存储器的字线电阻方法的目的。

为实现上述技术目的，本发明实施例提供了如下技术方案：

一种字线电阻测试方法，用于测量三维存储器的字线电阻，所述三维存储器包括：阵列区、位于所述阵列区两侧的第一台阶区、第二台阶区和多根平行排列的字线；所述多根字线贯穿所述阵列区，延伸至所述第一台阶区和第二台阶区，并通过多根通孔连线引出；所述电阻测试方法包括：

对待测量三维存储器进行处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来；

在所述第一台阶区形成连接金属层，以使所述第一台阶区暴露出来的多根通孔连线通过所述连接金属层电连接；

选取所述第二台阶区暴露出来的三根通孔连线作为三根待测连线；

测试每两根所述待测连线的电阻，以获得第一测试电阻、第二测试电阻和第三测试电阻；

根据所述第一测试电阻、第二测试电阻和第三测试电阻计算三根所述待测连线的电阻。

可选的，所述选取所述第二台阶区暴露出来的三根通孔连线作为三根待测连线包括：

选取所述第二台阶区暴露出来的一根通孔连线作为第一待测连线；

选取所述第一待测连线相邻的两根通孔连线作为第二待测连线和第三待测连线。

可选的，所述测试每两根所述待测连线的电阻，以获得第一测试电阻、第二测试电阻和第三测试电阻包括：

测试所述第一待测连线和所述第二待测连线的电阻，作为所述第一测试电阻；

测试所述第二待测连线和所述第三待测连线的电阻，作为所述第二测试电阻；

测试所述第一待测连线和所述第三待测连线的电阻，作为所述第三测试电阻。

可选的，所述根据所述第一测试电阻、第二测试电阻和第三测试电阻计算三根所述待测连线的电阻包括：

将所述第一测试电阻、第二测试电阻和第三测试电阻代入预设方程组中计算获得三根所述待测连线的电阻；

所述预设方程组为：其中，T1表示所述第一待测连线的电阻；T2表示所述第二待测连线的电阻；T3表示所述第三电测连线的电阻；R1＝T1+T2，表示所述第一测试电阻；R2＝T2+T3，表示所述第二测试电阻；R3＝T1+T3，表示所述第三测试电阻。

可选的，所述测试每两根所述待测连线的电阻的方法为：

利用纳米点针台测试每两根所述待测连线的电阻。

可选的，所述对待测量三维存储器进行处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来包括：

利用化学机械研磨工艺对所述待测量三维存储器进行刻蚀处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来；

对刻蚀处理后的待测量三维存储器进行烘烤处理，以去除待测量三维存储器中的水分。

可选的，所述在所述第一台阶区形成连接金属层，以使所述第一台阶区暴露出来的多根通孔连线通过所述连接金属层电连接包括：

利用聚焦离子束设备在所述第一台阶区形成连接金属层，以使所述第一台阶区暴露出来的多根通孔连线通过所述连接金属层电连接。

可选的，所述连接金属层为钨金属层或铂金属层或钨铂合金金属层。

一种三维存储器失效分析方法，三维存储器的字线电阻采用上述任一项所述的字线电阻测试方法测试获得。

从上述技术方案可以看出，本发明实施例提供了一种字线电阻测试方法及三维存储器失效分析方法，其中，所述字线电阻测试方法首先将三维存储器的第一台阶区和第二台阶区的多根通孔连线暴露出来，然后通过在第一台阶区形成连接金属层的方式，将多根字线通过通孔连线和连接金属层连接起来，最后通过在第二台阶区测试每两根待测连线的电阻，并根据测试获得的第一测试电阻、第二测试电阻和第三测试电阻计算三个所述待测连线的电阻，也即得到了与这三根待测连线对应的字线电阻，从而实现了对三维存储器中字线电阻的测量，为对三维存储器进行失效分析奠定了基础。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请的一个实施例提供的一种三维存储器的剖面结构示意图；

图2为本申请的一个实施例提供的一种字线电阻测试方法的流程示意图；

图3为本申请的一个实施例提供的一种待测试三维存储器暴露出通孔连线后的剖面结构示意图；

图4为本申请的一个实施例提供的一种在暴露出通孔连线后的三维存储器的第一台阶区形成连接金属层后的剖面结构示意图；

图5为本申请的另一个实施例提供的一种字线电阻测试方法的流程示意图；

图6为本申请的又一个实施例提供的一种字线电阻测试方法的流程示意图；

图7为本申请的再一个实施例提供的一种字线电阻测试方法的流程示意图；

图8为本申请的一个优选实施例提供的一种字线电阻测试方法的流程示意图；

图9为本申请的另一个优选实施例提供的一种字线电阻测试方法的流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本申请实施例提供了一种字线电阻测试方法，用于测量三维存储器的字线电阻，所述三维存储器的剖面结构示意图如图1所示，所述三维存储器包括：阵列区、位于所述阵列区两侧的第一台阶区、第二台阶区和多根平行排列的字线；所述多根字线贯穿所述阵列区，延伸至所述第一台阶区和第二台阶区，并通过多根通孔连线引出；如图2所示，所述电阻测试方法包括：

S101：对待测量三维存储器进行处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来；

参考图1，所述阵列区为所述三维存储器的存储结构所在区域，一般包括多层(32层、48层、64层等)存储结构，这就导致了用于引出存储结构各层栅极的字线的长度通常在毫米级别，而用于测量电阻的纳米点针台的最大测量范围为100μm，远远小于字线长度，无法满足字线电阻直接测量的要求。

每根字线贯穿一层阵列区，并分别伸入第一台阶区和第二台阶区，每根字线的长度不同，在第一台阶区和第二台阶区形成台阶，并通过多根通孔连线引出；在通孔连线背离所述字线一侧还设置有金属层等结构。图1中的标号10表示衬底，21表示介质层，22表示所述通孔连线，23表示所述字线，24表示所述金属层，25表示所述第一台阶区，26表示所述第二台阶区，30表示所述阵列区。

参考图3，图3为经过步骤S101后的待测量三维存储器的剖面结构示意图，在图3中，需要对待测量三维存储器的通孔连线背离所述字线一侧的金属层等结构进行处理，以使所述通孔连线暴露出来。

S102：在所述第一台阶区形成连接金属层，以使所述第一台阶区暴露出来的多根通孔连线通过所述连接金属层电连接；

参考图4，图4为经过步骤S102后的待测量三维存储器的剖面结构示意图，在图4中，形成的连接金属层使所述多根字线通过通孔连线和连接金属层实现电连接。在图4中，标号27表示所述连接金属层。

所述连接金属层的形成材料只要是具有良好导电性的材料即可，例如：钨、铂、钨铂合金、金、银等材料，以避免在后续测量字线电阻时引入额外的电阻，导致测量误差较大的情况出现。本申请对所述连接金属层的具体形成材料并不做限定，具体视实际情况而定。

另外，在本申请中，可以通过扫描电镜记录连接金属层覆盖区域的通孔连接，以便于在第二台阶区中找到对应的区域。

S103：选取所述第二台阶区暴露出来的三根通孔连线作为三根待测连线；

S104：测试每两根所述待测连线的电阻，以获得第一测试电阻、第二测试电阻和第三测试电阻；

S105：根据所述第一测试电阻、第二测试电阻和第三测试电阻计算三根所述待测连线的电阻。

在本实施例中，所述字线电阻测试方法通过步骤S101和S102实现了待测试三维存储器中所有字线的电连接，然后通过在第二台阶区暴露出来的通孔连线中选取三根通孔连线作为三根待测连线，最后通过测试每两根待测连线的电阻，并根据测试获得的第一测试电阻、第二测试电阻和第三测试电阻计算获得三根所述待测连线的电阻，也即得到了与这三根待测连线对应的字线电阻，从而实现了对三维存储器中字线电阻的测量，为对三维存储器进行失效分析奠定了基础。

在上述实施例的基础上，在本申请的一个实施例中，如图5所示，所述选取所述第二台阶区暴露出来的三根通孔连线作为三根待测连线包括：

S1031：选取所述第二台阶区暴露出来的一根通孔连线作为第一待测连线；

S1032：选取所述第一待测连线相邻的两根通孔连线作为第二待测连线和第三待测连线。

需要说明的是，选取第一待测连线和与其相邻的两根通孔连线作为第二待测连线和第三待测连线进行字线电阻的测量，可以最大程度上避免在第一台阶区接入测量回路的连接金属层的长度，也就是说可以最大程度上降低在测量过程中引入的连接金属层的电阻，从而降低对字线电阻测量造成的误差，提升字线电阻测量的精度。

但在本申请的其他实施例中，选取所述第二台阶区暴露出来的三根通孔连线的方式也可以为随机选取，本申请对此并不做限定，具体视实际情况而定。

在上述实施例的基础上，在本申请的另一个实施例中，如图6所示，所述测试每两根所述待测连线的电阻，以获得第一测试电阻、第二测试电阻和第三测试电阻包括：

S1041：测试所述第一待测连线和所述第二待测连线的电阻，作为所述第一测试电阻；

S1042：测试所述第二待测连线和所述第三待测连线的电阻，作为所述第二测试电阻；

S1043：测试所述第一待测连线和所述第三待测连线的电阻，作为所述第三测试电阻。

可选的，所述测试每两根所述待测连线的电阻的方法为：

利用纳米点针台测试每两根所述待测连线的电阻。

也就是说，在本实施例中，首先利用纳米点针台与第一待测连线和第二待测连线构成测量回路，测试获得第一测试电阻；然后利用纳米点针台与第二待测连线和第三待测连线构成测量回路，测试获得第二测试电阻；最后利用纳米点针台与第一待测连线和第三待测连线构成测量回路，测试获得第三测试电阻。

当然地，在本申请的其他实施例中，也可以先测试第二测试电阻或第三测试电阻，然后进行剩余电阻的测试。本申请对所述第一测试电阻、第二测试电阻和第三测试电阻的具体测试顺序并不做限定，具体视实际情况而定。

在上述实施例的基础上，在本申请的又一个实施例中，如图7所示，所述根据所述第一测试电阻、第二测试电阻和第三测试电阻计算三根所述待测连线的电阻包括：

S1051：将所述第一测试电阻、第二测试电阻和第三测试电阻代入预设方程组中计算获得三根所述待测连线的电阻；

所述预设方程组为：其中，T1表示所述第一待测连线的电阻；T2表示所述第二待测连线的电阻；T3表示所述第三电测连线的电阻；R1＝T1+T2，表示所述第一测试电阻；R2＝T2+T3，表示所述第二测试电阻；R3＝T1+T3，表示所述第三测试电阻。

通过预设公式可以看出，在计算T1、T2和T3的过程中，引入的连接金属层的电阻被消除了很大部分，并且由于连接金属层采用导电性良好的金属材料形成，其引入电阻对测试结果的影响基本可以忽略，在此基础上，通过上述方法进行字线电阻测试的过程中，主要影响测试精度的因素为纳米点针台的针的电阻R₀，而通常情况下，R₀的阻值小于200欧姆，经过上述过程计算获得的字线电阻值会比实际值偏移(约100欧姆)，一般情况下，三维存储器的字线电阻值通常在20K欧姆量级，因此利用本实施例提供的字线电阻测试方法测试获得的字线电阻值的精度达到了99.5％。

在上述实施例的基础上，在本申请的又一个实施例中，如图8所示，所述对待测量三维存储器进行处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来包括：

S1011：利用化学机械研磨工艺对所述待测量三维存储器进行刻蚀处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来；

本申请实施例提供了一种可行的对待测量三维存储器进行处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来的方法，在本申请的其他实施例中，还可以通过湿法刻蚀等工艺对所述待测量三维存储器进行刻蚀处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来。本申请对此并不做限定，具体视实际情况而定。

S1012：对刻蚀处理后的待测量三维存储器进行烘烤处理，以去除待测量三维存储器中的水分。

在暴露出通孔连线后，对待测量三维存储器进行烘烤处理的目的是去除由于刻蚀过程引入的水分，保证后续测量的精确性。

可选的，如图9所示，所述在所述第一台阶区形成连接金属层，以使所述第一台阶区暴露出来的多根通孔连线通过所述连接金属层电连接包括：

S1021：利用聚焦离子束设备在所述第一台阶区形成连接金属层，以使所述第一台阶区暴露出来的多根通孔连线通过所述连接金属层电连接。

可选的，所述连接金属层为钨金属层或铂金属层或钨铂合金金属层。

相应的，本申请实施例还提供了一种三维存储器失效分析方法，在该方法中，三维存储器的字线电阻采用上述任一实施例所述的字线电阻测试方法测试获得。

综上所述，本申请实施例提供了一种字线电阻测试方法及三维存储器失效分析方法，其中，所述字线电阻测试方法首先将三维存储器的第一台阶区和第二台阶区的多根通孔连线暴露出来，然后通过在第一台阶区形成连接金属层的方式，将多根字线通过通孔连线和连接金属层连接起来，最后通过在第二台阶区测试每两根待测连线的电阻，并根据测试获得的第一测试电阻、第二测试电阻和第三测试电阻计算三个所述待测连线的电阻，也即得到了与这三根待测连线对应的字线电阻，从而实现了对三维存储器中字线电阻的测量，为对三维存储器进行失效分析奠定了基础。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种字线电阻测试方法，其特征在于，用于测量三维存储器的字线电阻，所述三维存储器包括：阵列区、位于所述阵列区两侧的第一台阶区、第二台阶区和多根平行排列的字线；所述多根字线贯穿所述阵列区，延伸至所述第一台阶区和第二台阶区，并通过多根通孔连线引出；所述电阻测试方法包括：

对待测量三维存储器进行处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来；

在所述第一台阶区形成连接金属层，以使所述第一台阶区暴露出来的多根通孔连线通过所述连接金属层电连接；

选取所述第二台阶区暴露出来的三根通孔连线作为三根待测连线；

测试每两根所述待测连线的电阻，以获得第一测试电阻、第二测试电阻和第三测试电阻；

根据所述第一测试电阻、第二测试电阻和第三测试电阻计算三根所述待测连线的电阻。

2.根据权利要求1所述的方法，其特征在于，所述选取所述第二台阶区暴露出来的三根通孔连线作为三根待测连线包括：

选取所述第二台阶区暴露出来的一根通孔连线作为第一待测连线；

选取所述第一待测连线相邻的两根通孔连线作为第二待测连线和第三待测连线。

3.根据权利要求2所述的方法，其特征在于，所述测试每两根所述待测连线的电阻，以获得第一测试电阻、第二测试电阻和第三测试电阻包括：

测试所述第一待测连线和所述第二待测连线的电阻，作为所述第一测试电阻；

测试所述第二待测连线和所述第三待测连线的电阻，作为所述第二测试电阻；

测试所述第一待测连线和所述第三待测连线的电阻，作为所述第三测试电阻。

4.根据权利要求3所述的方法，其特征在于，所述根据所述第一测试电阻、第二测试电阻和第三测试电阻计算三根所述待测连线的电阻包括：

将所述第一测试电阻、第二测试电阻和第三测试电阻代入预设方程组中计算获得三根所述待测连线的电阻；

所述预设方程组为：其中，T1表示所述第一待测连线的电阻；T2表示所述第二待测连线的电阻；T3表示所述第三电测连线的电阻；R1＝T1+T2，表示所述第一测试电阻；R2＝T2+T3，表示所述第二测试电阻；R3＝T1+T3，表示所述第三测试电阻。

5.根据权利要求3所述的方法，其特征在于，所述测试每两根所述待测连线的电阻的方法为：

利用纳米点针台测试每两根所述待测连线的电阻。

6.根据权利要求1所述的方法，其特征在于，所述对待测量三维存储器进行处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来包括：

利用化学机械研磨工艺对所述待测量三维存储器进行刻蚀处理，以使所述第一台阶区的多根通孔连线和第二台阶区的多根通孔连线暴露出来；

对刻蚀处理后的待测量三维存储器进行烘烤处理，以去除待测量三维存储器中的水分。

7.根据权利要求1所述的方法，其特征在于，所述在所述第一台阶区形成连接金属层，以使所述第一台阶区暴露出来的多根通孔连线通过所述连接金属层电连接包括：

利用聚焦离子束设备在所述第一台阶区形成连接金属层，以使所述第一台阶区暴露出来的多根通孔连线通过所述连接金属层电连接。

8.根据权利要求7所述的方法，其特征在于，所述连接金属层为钨金属层或铂金属层或钨铂合金金属层。

9.一种三维存储器失效分析方法，其特征在于，三维存储器的字线电阻采用权利要求1-8任一项所述的字线电阻测试方法测试获得。