CN115312500A - Mtj测试结构以及制备方法 - Google Patents

Abstract

本发明提供一种MTJ测试结构，包括：MTJ叠层，具有相对设置的第一表面和第二表面；金属层，与所述MTJ叠层的第一表面电连接；第一联通层，设置在所述MTJ叠层的第二表面，所述第一联通层具有多个联通孔，所述联通孔内设置有与所述第二表面电连接的第一金属塞；多个金属线，设置在所述第一联通层背离所述MTJ叠层的一侧表面，所述多个金属线与所述第一金属塞一一对应的电连接；多个测试触点，与所述多个金属线一一对应，所述多个测试触点与对应的金属线电连接。本发明提供的技术方案能够在晶圆可接受性测试机台上完成多种参数的测试。

Description

MTJ测试结构以及制备方法

技术领域

本发明涉及存储器技术领域，尤其涉及一种MTJ测试结构以及制备方法。

背景技术

磁性随机存储器(MRAM)以磁性隧道结(MTJ)为信息存储基本单元。利用最终的晶圆可接受性测试对MTJ器件进行测试，可以获得器件的电性参数、磁性参数、可靠性参数等，利用面内电流隧道磁阻变化率测试系统(CIPT)可以获得薄膜层面或者器件层面的电性参数，比如磁阻或者电阻面积乘积(RA)等。两者在表征手段方面各有优势，也各有弊端。前者不能获得MTJ薄膜层面的相关参数，比如磁阻或者RA等，而后者无法获得器件层面最终的电性参数。

在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：在对晶圆进行测试的过程中，单个的测试结构难以获得较为全面的晶圆参数。

发明内容

本发明提供的MTJ测试结构以及制备方法，能够采用单个的测试机台获得较为全面的晶圆参数。

第一方面，本发明提供一种MTJ测试结构，包括：

MTJ叠层，具有相对设置的第一表面和第二表面；

金属层，与所述MTJ叠层的第一表面电连接；

第一联通层，设置在所述MTJ叠层的第二表面，所述第一联通层具有多个联通孔，所述联通孔内设置有与所述第二表面电连接的第一金属塞；

多个金属线，设置在所述第一联通层背离所述MTJ叠层的一侧表面，所述多个金属线与所述第一金属塞一一对应的电连接；

多个测试触点，与所述多个金属线一一对应，所述多个测试触点与对应的金属线电连接。

可选地，所述MTJ叠层和所述金属层之间还设置有第二联通层，所述第二联通层具有多个联通孔，所述联通孔内设置有用于电连接所述金属层和所述MTJ叠层的第二金属塞。

可选地，所述第一联通层与所述MTJ叠层之间还设置有缓冲层，所述第一金属塞穿过所述缓冲层与所述第二表面电连接；和/或，

所述金属层与所述MTJ叠层之间还设置有缓冲层，所述金属层通过贯穿所述缓冲层的第三金属塞与所述MTJ叠层电连接。

可选地，所述第一联通层的多个联通孔沿直线排列。

可选地，所述第一联通层的相邻联通孔之间的间隔不大于所述MTJ叠层的特征尺寸的1/10。

第二方面，本发明提供一种MTJ测试结构制备方法，包括：

在所述晶圆上形成多条金属线，所述多条金属线与多个测试触点一一对应的电连接；

在所述多条金属线上形成第一联通层，在所述第一联通层经光刻和刻蚀形成联通孔；

在所述联通孔内沉积形成第一金属塞；

在所述联通层上形成MTJ叠层，以使所述MTJ叠层通过第一金属塞与所述金属线电连接；

在所述MTJ叠层上形成与所述MTJ叠层电连接的金属层；

对所述金属层和MTJ叠层进行光刻和刻蚀，以使所述MTJ叠层形成四边形图案。

可选地，在形成所述金属层前，还包括：

在所述MTJ叠层上形成第二联通层，在所述第二联通层经光刻和刻蚀形成联通孔；

在所述联通孔内形成第二金属塞，以使所述金属层与所述MTJ叠层通过所述第二金属塞电连接。

可选地，在形成所述MTJ叠层之前，还包括：

在所述第一联通层上形成缓冲层，以使所述第一金属塞通过所述缓冲层与所述MTJ叠层电连接；和/或，

在形成金属层之前，还包括：

在所述MTJ叠层上形成缓冲层，所述缓冲层具有用于将所述金属层与所述MTJ叠层电连接的第三金属塞。

第三方面，本发明提供一种MTJ测试结构制备方法，包括：

在晶圆上形成金属层；

在所述金属层上形成MTJ叠层；

对所述MTJ叠层进行光刻和刻蚀，以使所述MTJ叠层形成四边形图案；

在所述MTJ叠层上形成第一联通层，在所述第一联通层经光刻和刻蚀形成联通孔；

在所述联通孔内形成第一金属塞，并在所述第一联通层上形成多条金属线；其中，

所述多条金属线与所述第一金属塞一一对应的电连接，所述多条金属线与多个测试触点一一对应的电连接。

可选地，在形成所述MTJ叠层前，还包括：

在所述金属层上形成第二联通层，在所述第二联通层经光刻和刻蚀形成联通孔；

在所述联通孔内形成第二金属塞，以使所述金属层与所述MTJ叠层通过所述第二金属塞电连接。

可选地，在形成所述第一联通层之前，还包括：

在所述MTJ叠层上形成缓冲层，以使所述第一金属塞通过所述缓冲层与所述MTJ叠层电连接；和/或，

在形成MTJ叠层之前，还包括：

在所述金属层上形成缓冲层，所述缓冲层具有用于将所述金属层与所述MTJ叠层电连接的第三金属塞。

本发明提供的技术方案中，采用测试金属线将金属塞与测试触点电连接，从而，无需采用探针对MTJ进行测试，只需要对测试触点进行测试即可得到所需的参数，通过对参数进行函数拟合，能够得到MTJ较为全面的参数。并且，在本发明的技术方案中，通过金属塞的方式与MTJ叠层形成接触，更有利于控制接触位置，能够更加精确的计算MTJ的参数。

附图说明

图1为本发明一实施例MTJ测试结构的示意图；

图2为本发明另一实施例MTJ测试结构的立体图；

图3为本发明一实施例MTJ测试结构的原理图；

图4为本发明另一实施例MTJ测试结构的一种具体实施方式；

图5为本发明另一实施例MTJ测试结构的另一种具体实施方式。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种MTJ测试结构，如图1-3所示，包括：

MTJ叠层102，具有相对设置的第一表面和第二表面；在一些实施例中，MTJ叠层102至少包括两个磁性层以及设置在两个磁性层之间的势垒层，在一些优选的实施例中，两个磁性层背离所述势垒层的表面分别为MTJ叠层102的第一表面和第二表面。

金属层101，与所述MTJ叠层102的第一表面电连接；在一些实施例中，金属层101材料包括但不限于Cu，AL，W，Co，Ti或TiN等，例如，金属层101可以为400nm的Cu金属层101。

第一联通层103，设置在所述MTJ叠层102的第二表面，所述第一联通层103具有多个联通孔，所述联通孔内设置有与所述第二表面电连接的第一金属塞1031；在一些实施例中，第一联通层首先由层间介质材料形成，然后对层间介质材料进行刻蚀，形成多个通孔，再在多个通孔中进行金属沉积，形成第一金属塞1031，在一些优选的实施例中，第一金属塞1031的材料包括但不限于Cu，AL，W，Co，Ti或TiN等。

多个金属线104，设置在所述第一联通层103背离所述MTJ叠层102的一侧表面，所述多个金属线104与所述第一金属塞1031一一对应的电连接；在一些实施例中，每个金属塞与一条金属线104进行电连接，通过对金属线104另一端的测试触点进行测量，即能够得到金属塞与MTJ接触位置的电性参数。

多个测试触点，与所述多个金属线104一一对应，所述多个测试触点与对应的金属线104电连接。在一些实施例中，测试触点的排列方式与最终的晶圆可接受性测试的测试机台探针的排列方式相同，从而能够采用最终的晶圆可接受性测试的测试机台对晶圆的磁阻和RA进行测试。

本实施例提供的技术方案中，采用测试金属线104将金属塞与测试触点电连接，从而，无需采用探针对MTJ进行测试，只需要对测试触点进行测试即可得到所需的参数，通过对参数进行函数拟合，能够得到MTJ较为全面的参数。并且，在本发明的技术方案中，通过金属塞的方式与MTJ叠层102形成接触，更有利于控制接触位置，能够更加精确的计算MTJ的参数。

在本实施例中，将多个第一金属塞1031的排列方式按照面内电流隧道磁阻变化率测试系统(CIPT)的探针排列方式进行设计，相当于在MTJ叠层102的表面形成了固定于MTJ叠层102的探针，再通过金属线104将第一金属塞1031连接至测试触点，测试触点的排列则按照最终的晶圆可接受性测试WAT测试的测试机台探针进行排列，能够在WAT测试机台上进行测试得到CIPT测试的参数。从而，能够在WAT测试机台得到较为全面的晶圆参数，简化测试过程。

依据CIPT测试原理可知，利用面内电流测得MTJ薄膜的纵向电阻值RA。定义R_T为势垒层之上的方块电阻，即与第一金属塞1031接触的磁性层的方块电阻；R_B为势垒层之下的方块电阻，即背离第一金属塞1031的磁性层的方块电阻，定义特征长度为

当探针间距接近λ时，一般为1到5个λ时，CIPT可较好地测得R_T、R_B及RA的值。当R_T/R_B较大时，即下层电阻相对较小时，有利于电流向下层薄膜流通，对提高测试精度有一定好处。例如，当第一金属塞1031有12支时，这12个第一金属塞1031可以被认为是12支探针，可组合成8组等间距的四探针组，间距可以从1.5μm变化到18.5μm。测试过程中12支探针同时与样品接触，外磁场使自由层磁化翻转，每个四探针组测得一个电阻值，得到8个不同探针间距下的电阻值。改变磁场方向后，可再测得8个不同探针间距下的电阻值。理论计算表明，电阻与探针间距满足一定关系，CIPT系统利用该关系式对测得的电阻进行拟合，即可得到R_T、R_B、RA及MR的值。

在拟合过程中，电阻与探针间距满足关系：

其中a/b/c/d为每一个四探针组下各探针的间距，λ为特征长度，K₀为贝塞尔函数。采用上述的公式，利用8个不同探针间距下的电阻值进行拟合，即可求解得到R_T、R_B、RA的值。另外，由于在磁场发生变化的过程中，电阻值也一同发生变化，可以利用R_T、R_B、RA与MR的关系求得MR的值。

作为一种可选的实施方式，所述MTJ叠层102和所述金属层101之间还设置有第二联通层，所述第二联通层具有多个联通孔，所述联通孔内设置有用于电连接所述金属层101和所述MTJ叠层102的第二金属塞。在一些实施例中，采用MTJ叠层102和所述金属层101之间设置联通层，能够在一定程度上对MTJ叠层102形成保护。同时，能够更加接近真实的MTJ单元互连情况，有利于测试得到更加精确的结果。

作为一种可选的实施方式，所述第一联通层103与所述MTJ叠层102之间还设置有缓冲层105，所述第一金属塞1031穿过所述缓冲层105与所述第二表面电连接；和/或，

所述金属层101与所述MTJ叠层102之间还设置有缓冲层105，所述金属层101通过贯穿所述缓冲层105的第三金属塞与所述MTJ叠层102电连接。

在一些实施例中，缓冲层105材料包括但不限于Ta，TaN，Ti，TiN，TiW等，缓冲层105材料用于在刻蚀等加工工序中对MTJ叠层102形成保护，同时，还能够作为刻蚀过程中的停止点。

作为一种可选的实施方式，所述第一联通层103的多个联通孔沿直线排列。在一些实施例中，CIPT测试通常采用四点电阻测量的方式进行，对于四点电阻测量来说，当多个探针沿直线排列时测量结果最为精确。因此，本实施方式中采用多个联通孔沿直线排列的方式设置。

作为一种优选的实施方式，所述第一联通层103的相邻联通孔之间的间隔不大于所述MTJ叠层102的特征尺寸的1/10。

本发明实施例还提供一种如图4所示的MTJ测试结构的制备方法，包括：

在所述晶圆上形成多条金属线104，所述多条金属线104与多个测试触点一一对应的电连接；在一些实施例中，本步骤首先形成了金属线104与测试点的电连接，其形成方法可以采用如大马士革的方式形成；

在所述多条金属线104上形成第一联通层103，在所述第一联通层103经光刻和刻蚀形成联通孔；在一些实施例中，联通孔应当与金属线104一一对应，用于在后续工艺中将金属线104与MTJ叠层102进行电连接。

在所述联通孔内沉积形成第一金属塞1031；在一些实施例中，第一金属塞1031是连接金属线104和MTJ叠层102的电连接通道。

在所述联通层上形成MTJ叠层102，以使所述MTJ叠层102通过第一金属塞1031与所述金属线104电连接；在一些实施例中，第一金属塞1031的材料包括但不限于Cu，AL，W，Co，Ti或TiN等。

在所述MTJ叠层102上形成与所述MTJ叠层102电连接的金属层101；在一些实施例中，金属层101材料包括但不限于Cu，AL，W，Co，Ti或TiN等，例如，金属层101可以为400nm的Cu金属层101。

对所述金属层101和MTJ叠层102进行光刻和刻蚀，以使所述MTJ叠层102形成四边形图案。在一些实施例中，四边形图案的长边方向尺寸可以为60μm，短边方向可以为2μm。

本实施例提供的技术方案中，采用测试金属线104将金属塞与测试触点电连接，从而，无需采用探针对MTJ进行测试，只需要对测试触点进行测试即可得到所需的参数，通过对参数进行函数拟合，能够得到MTJ较为全面的参数。并且，在本发明的技术方案中，通过金属塞的方式与MTJ叠层102形成接触，更有利于控制接触位置，能够更加精确的计算MTJ的参数。

作为一种可选的实施方式，在形成所述金属层101前，还包括：

在所述MTJ叠层102上形成第二联通层，在所述第二联通层经光刻和刻蚀形成联通孔；

在所述联通孔内形成第二金属塞，以使所述金属层101与所述MTJ叠层102通过所述第二金属塞电连接。

在一些实施例中，采用第二联通层能够对MTJ叠层102在一定程度上形成保护作用。同时，能够更加接近真实的MTJ单元互连情况，有利于测试得到更加精确的结果。

作为一种可选的实施方式，在形成所述MTJ叠层102之前，还包括：

在所述第一联通层103上形成缓冲层105，以使所述第一金属塞1031通过所述缓冲层105与所述MTJ叠层102电连接；和/或，

在形成金属层101之前，还包括：

在所述MTJ叠层102上形成缓冲层105，所述缓冲层105具有用于将所述金属层101与所述MTJ叠层102电连接的第三金属塞。

在一些实施例中，上述形成缓冲层105的方式，能够对MTJ叠层102形成保护，同时，还能够作为对应的刻蚀工序的停止点。

如下为一种制备图4的测试结构的示例性实施方式：

利用金属沉积设备在热氧化硅晶圆上形成金属线104；

利用薄膜沉积、光刻、刻蚀等工艺形成一列等间距的24个联通孔，通孔直径100nm,相邻通孔间距为2μm；

形成MTJ底电极106，所述底电极106为30nm厚度的TaN；

形成MTJ薄膜堆叠；

形成MTJ薄膜堆叠上层缓冲层105，所述上层缓冲层105为50nm厚度的Ta；

形成顶金属层101，所述顶金属层101为Cu 400nm；

利用薄膜沉积、光刻、刻蚀等工艺形成测试结构，所述测试结构为四边形，长边方向尺寸60μm，短边方向2μm；测试结构底部通孔与外部金属pad一一对应互联。

采用上述步骤制备完成后，利用WAT机台对外部金属pad进行测试，对测试结果进行拟合即可得到方阻RA或磁阻MR等参数。

本发明实施例还提供一种如图5所示MTJ测试结构的制备方法，包括：

在晶圆上形成金属层101；

在所述金属层101上形成MTJ叠层102；

对所述MTJ叠层102进行光刻和刻蚀，以使所述MTJ叠层102形成四边形图案；

在所述MTJ叠层102上形成第一联通层103，在所述第一联通层103经光刻和刻蚀形成联通孔；

在所述联通孔内形成第一金属塞1031，并在所述第一联通层103上形成多条金属线104；其中，

所述多条金属线104与所述第一金属塞1031一一对应的电连接，所述多条金属线104与多个测试触点一一对应的电连接。

可选地，在形成所述MTJ叠层102前，还包括：

在所述金属层101上形成第二联通层107，在所述第二联通层107经光刻和刻蚀形成联通孔；

在所述联通孔内形成第二金属塞，以使所述金属层101与所述MTJ叠层102通过所述第二金属塞电连接。

可选地，在形成所述第一联通层之前，还包括：

在所述MTJ叠层102上形成缓冲层105，以使所述第一金属塞1031通过所述缓冲层105与所述MTJ叠层102电连接；和/或，

在形成MTJ叠层102之前，还包括：

在所述金属层101上形成缓冲层105，所述缓冲层105具有用于将所述金属层101与所述MTJ叠层102电连接的第三金属塞。

在本实施例中，采用了与图4的制备方法相反的顺序，即先完成MTJ叠层102的制备，后完成的金属线104的制备。采用该种方式时，需要先对MTJ叠层102结构进行刻蚀形成四边形图案，从而避免金属线104对刻蚀过程的影响。

如下为一种制备图5的测试结构的示例性实施方式：

利用金属沉积设备在热氧化硅晶圆上形成金属层101；

利用薄膜沉积、光刻、刻蚀等工艺形成大量的联通孔，构成第二联通层107；

形成MTJ薄膜堆叠；

形成MTJ薄膜堆叠上层缓冲层105，所述上层缓冲层105为TaN 30nm；

利用薄膜沉积、光刻、刻蚀等工艺形成测试结构，所述测试结构为四边形，长边方向尺寸60μm，短边方向2μm；测试结构底部通孔与外部金属pad一一对应互联；

利用薄膜沉积、光刻、刻蚀等工艺形成第一联通层103以及一列间距不等的12个联通孔，通孔直径100nm,相邻通孔最小间距为2μm；

利用薄膜沉积、光刻、刻蚀等工艺形成上层金属线104。

完成上述的制备过程后，利用WAT机台对外部金属pad进行测试，对测试结果进行拟合得到方阻RA或磁阻MR等参数。

具体来说，采用上述的各实施例中的测试结构所进行的测试过程如下：

在多个第一金属塞1031中选取四个，记录需要以及对应联通孔之间的位置距离。

选取其中的两个第一金属塞1031施加一定的电流。

测量另外两个第一金属塞1031之间的电压，计算得到电阻值。

选取不同的第一金属塞1031，重复前述步骤，记录电阻随不同位置距离变化的第一关系曲线。

通过第一关系曲线进行非线性拟合，利用拟合结果表征测试结构的电学特性参数。

作为优选的实施方式，前述施加电流和测量电压的过程中，选择同一直线上的四个第一金属塞1031，对四个第一金属塞1031中距离最远的两个第一金属塞1031施加电流，对前述距离最远的两个第一金属塞1031之间的两个第一金属塞1031测量电压。

作为优选的实施方式，在测试之前可以施加磁场进行初始化操作。

上述的测试过程与CIPT测试的测试过程相似，不同的是，上述的测试过程中不需要采用CIPT测试机台的探针与MTJ叠层102接触，可以直接在WAT测试机台上对测试触点进行测量，从而，简化了整个测试过程。

本领域普通技术人员可以理解实现上述方法实施例中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (11)

1.一种MTJ测试结构，其特征在于，包括：

MTJ叠层，具有相对设置的第一表面和第二表面；

金属层，与所述MTJ叠层的第一表面电连接；

第一联通层，设置在所述MTJ叠层的第二表面，所述第一联通层具有多个联通孔，所述联通孔内设置有与所述第二表面电连接的第一金属塞；

多个金属线，设置在所述第一联通层背离所述MTJ叠层的一侧表面，所述多个金属线与所述第一金属塞一一对应的电连接；

多个测试触点，与所述多个金属线一一对应，所述多个测试触点与对应的金属线电连接。

2.根据权利要求1所述的方法，其特征在于，所述MTJ叠层和所述金属层之间还设置有第二联通层，所述第二联通层具有多个联通孔，所述联通孔内设置有用于电连接所述金属层和所述MTJ叠层的第二金属塞。

3.根据权利要求2所述MTJ测试结构，其特征在于，所述第一联通层与所述MTJ叠层之间还设置有缓冲层，所述第一金属塞穿过所述缓冲层与所述第二表面电连接；和/或，

所述金属层与所述MTJ叠层之间还设置有缓冲层，所述金属层通过贯穿所述缓冲层的第三金属塞与所述MTJ叠层电连接。

4.根据权利要求1所述MTJ测试结构，其特征在于，所述第一联通层的多个联通孔沿直线排列。

5.根据权利要求4所述MTJ测试结构，其特征在于，所述第一联通层的相邻联通孔之间的间隔不大于所述MTJ叠层的特征尺寸的1/10。

6.一种MTJ测试结构制备方法，其特征在于，包括：

在所述晶圆上形成多条金属线，所述多条金属线与多个测试触点一一对应的电连接；

在所述多条金属线上形成第一联通层，在所述第一联通层经光刻和刻蚀形成联通孔；

在所述联通孔内沉积形成第一金属塞；

在所述联通层上形成MTJ叠层，以使所述MTJ叠层通过第一金属塞与所述金属线电连接；

在所述MTJ叠层上形成与所述MTJ叠层电连接的金属层；

对所述金属层和MTJ叠层进行光刻和刻蚀，以使所述MTJ叠层形成四边形图案。

7.根据权利要求6所述MTJ测试结构制备方法，其特征在于，在形成所述金属层前，还包括：

在所述MTJ叠层上形成第二联通层，在所述第二联通层经光刻和刻蚀形成联通孔；

在所述联通孔内形成第二金属塞，以使所述金属层与所述MTJ叠层通过所述第二金属塞电连接。

8.根据权利要求6所述MTJ测试结构制备方法，其特征在于，在形成所述MTJ叠层之前，还包括：

在所述第一联通层上形成缓冲层，以使所述第一金属塞通过所述缓冲层与所述MTJ叠层电连接；和/或，

在形成金属层之前，还包括：

在所述MTJ叠层上形成缓冲层，所述缓冲层具有用于将所述金属层与所述MTJ叠层电连接的第三金属塞。

9.一种MTJ测试结构制备方法，其特征在于，包括：

在晶圆上形成金属层；

在所述金属层上形成MTJ叠层；

对所述MTJ叠层进行光刻和刻蚀，以使所述MTJ叠层形成四边形图案；

在所述MTJ叠层上形成第一联通层，在所述第一联通层经光刻和刻蚀形成联通孔；

在所述联通孔内形成第一金属塞，并在所述第一联通层上形成多条金属线；其中，

所述多条金属线与所述第一金属塞一一对应的电连接，所述多条金属线与多个测试触点一一对应的电连接。

10.根据权利要求9所述MTJ测试结构制备方法，其特征在于，在形成所述MTJ叠层前，还包括：

在所述金属层上形成第二联通层，在所述第二联通层经光刻和刻蚀形成联通孔；

在所述联通孔内形成第二金属塞，以使所述金属层与所述MTJ叠层通过所述第二金属塞电连接。

11.根据权利要求9所述MTJ测试结构制备方法，其特征在于，在形成所述第一联通层之前，还包括：

在所述MTJ叠层上形成缓冲层，以使所述第一金属塞通过所述缓冲层与所述MTJ叠层电连接；和/或，

在形成MTJ叠层之前，还包括：

在所述金属层上形成缓冲层，所述缓冲层具有用于将所述金属层与所述MTJ叠层电连接的第三金属塞。

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