CN104124235B - 测试结构及其测试方法 - Google Patents
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Abstract
本发明提供了一种测试方法，包括：提供一测试结构，所述测试结构包括n个子单元，每一所述子单元包括至少一第一互连线、至少一第二互连线以及至少一通孔结构，所述通孔结构将所述第一互连线和第二互连线导电连通，所述第一互连线和第二互连线位于不同的互连层，其中，n为正整数；检测所述子单元的电阻值，通过所述子单元的电阻值，判断所述子单元的通孔结构的导通状态。在所述测试方法中，只需检测所述子单元的电阻值，通过所述子单元的电阻值，便能够判断所述子单元的通孔结构的导通状态，可以精确地测试所述通孔结构是否将所述第一互连线和第二互连线导通。
Description
技术领域
本发明涉及半导体制造业中的可靠性(Reliability)领域，特别涉及一种测试结构及其测试方法。
背景技术
随着集成电路工艺的发展以及关键尺寸按比例缩小，半导体器件后段制程中用于互连线连接的通孔(via)的蚀刻不足和通孔缺失缺陷越来越成为集成电路发展的瓶颈之一。比如先蚀刻硬掩膜(Hard Mask Etch)再蚀刻通孔(All in One Etch)的蚀刻工艺制程，蚀刻不足缺陷往往受到硬掩膜蚀刻后清洗工艺与通孔蚀刻本身以及通孔蚀刻的光刻工艺的共同影响，其中某些工艺窗口不够优化时，缺陷就会出现，成为制约良率提升的一大杀手。
对后段通孔蚀刻不足缺陷检测是目前业界公认的难题之一，目前业界应用的检测方法通常有两种：一是在蚀刻形成通孔后，对所述通孔进行清洗工艺，之后应用电子束缺陷扫描仪对所述通孔进行检查，但由于所述通孔存在法拉第杯效应，所述法拉第杯会影响电子束缺陷扫描仪对所述通孔的检查，使得检测的抓取率通常会很低而且精度不高。图1是现有技术中法拉第杯会影响通孔检查的示意图，在图1中，下层互连线10上依次沉积有停止层20以及介质层30，介质层中具有通孔31以及通孔32，其中通孔31贯穿停止层20和介质层30，并导通下层互连线10，通孔32未导通下层互连线10。由于法拉第杯效应，介质层30的顶部聚集正电子41，通孔31和通孔32的侧壁以及底部聚集负电子42，法拉第杯的电场线43如图1所示，正电子41、负电子42以及电场线43的存在影响电子束缺陷扫描仪检查的准确性；二是在所述通孔中填充铜并进行平坦化形成通孔结构后，再对所述通孔结构做检测，但由于大部分通孔结构被互连线连接起来，导致能够检测到的所述通孔结构不足缺陷只有3/7，而且受到前层PMOS/NMOS的影响，NMOS上的通孔不足缺陷信号会更弱。
由于上述两种方法均存在很大不足，很难为在线工艺窗口优化提供有效参考，不能精确测试所述通孔结构是否将上、下两层互连线导通。
发明内容
本发明的目的在于提供一种测试结构及其测试方法，可以精确地测试所述通孔结构是否将上、下两层互连线导通。
为解决上述技术问题，本发明提供一种测试结构，包括n个子单元，每一所述子单元包括至少一第一互连线、至少一第二互连线以及至少一通孔结构，所述通孔结构将所述第一互连线和第二互连线导电连通，所述第一互连线和第二互连线位于不同的互连层，其中，n为正整数。
进一步的，在所述测试结构中，每一所述子单元包括多个所述第一互连线、多个所述第二互连线以及多个所述通孔结构，所述第一互连线与所述第二互连线通过所述通孔结构依次间隔连接。
进一步的，在所述测试结构中，n≥2，所述测试结构还包括一第一连接线以及一第二连接线，不同所述子单元的第一个第一互连线通过所述第一连接线连接，不同所述子单元的最后一个第二互连线通过所述第二连接线连接。
根据本发明的另一面，还提供一种测试方法，包括：
提供一测试结构，所述测试结构包括n个子单元，每一所述子单元包括至少一第一互连线、至少一第二互连线以及至少一通孔结构，所述通孔结构将所述第一互连线和第二互连线导电连通，所述第一互连线和第二互连线位于不同的互连层，其中，n为正整数；
检测所述子单元的电阻值，通过所述子单元的电阻值，判断所述子单元的通孔结构的导通状态。
进一步的，在所述测试方法中，如所述子单元的电阻值为无穷大，则所述子单元的至少一所述通孔结构不导通。
进一步的，在所述测试方法中，
在所述测试结构中，每一所述子单元包括多个所述第一互连线、多个所述第二互连线以及多个所述通孔结构，所述第一互连线与所述第二互连线通过所述通孔结构依次间隔连接；
在第i个所述子单元内，通过测量第一个所述第一互连线和最后一个所述第二互连线之间的电电阻值，检测第i个所述子单元的电阻值，n≥i≥1。
进一步的，在所述测试方法中，在所述测试结构中，n≥2，所述测试结构还包括一第一连接线以及一第二连接线，不同所述子单元的第一个第一互连线通过所述第一连接线连接，不同所述子单元的最后一个第二互连线通过所述第二连接线连接；
所述测试方法还包括：通过测量所述第一连接线和第二连接线之间的电电阻值，检测所述测试结构的实际总电阻值。
进一步的，在所述测试方法中，所述测试方法还包括：
根据至少一有效的所述子单元的电阻值，得到所述测试结构的理论总电阻值；
比较所述实际总电阻值和理论总电阻值的大小，判断所述测试结构中的所述通孔结构是否存在不导通。
进一步的，在所述测试方法中，当n≥3时，根据至少一所述子单元的电阻值，得到所述测试结构的理论总电阻值的步骤包括：
根据多个有效的所述子单元的电阻值，得到所述子单元的平均电阻值；
根据所述子单元的平均电阻值，得到所述测试结构的理论总电阻值。
进一步的，在所述测试方法中，判断所述测试结构中的所述通孔结构是否存在不导通的步骤包括：
如所述实际总电阻值和理论总电阻值相等，则所述测试结构中的所述通孔结构全部导通；
如所述实际总电阻值大于所述理论总电阻值，则所述测试结构中的至少一个所述子单元的通孔结构存在不导通。
进一步的，在所述测试方法中，如所述实际总电阻值大于所述理论总电阻值，根据所述实际总电阻值和所述理论总电阻值，计算不导通的所述子单元的个数。
与现有技术相比，本发明提供的测试结构及其测试方法具有以下优点：
在本发明提供的测试结构中，所述测试结构包括n个子单元，每一所述子单元包括至少一第一互连线、至少一第二互连线以及至少一通孔结构，所述通孔结构将所述第一互连线和第二互连线导电连通，所述第一互连线和第二互连线位于不同的互连层，从而使得在所述测试方法中，只需检测所述子单元的电阻值，通过所述子单元的电阻值，便能够判断所述子单元的通孔结构的导通状态，可以精确地测试所述通孔结构是否将所述第一互连线和第二互连线导通。
附图说明
图1是现有技术中法拉第杯会影响通孔检查的示意图；
图2是本发明一实施例的测试方法的流程图；
图3是本发明一实施例的测试结构示意图；
图4是图3沿AA’线的剖面图。
具体实施方式
下面将结合示意图对本发明的测试结构及其测试方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种测试方法，包括：
步骤S11：提供一测试结构，所述测试结构包括n个子单元，每一所述子单元包括至少一第一互连线、至少一第二互连线以及至少一通孔结构，所述通孔结构将所述第一互连线和第二互连线导电连通，所述第一互连线和第二互连线位于不同的互连层，其中，n为正整数；
步骤S12：检测所述子单元的电阻值，通过所述子单元的电阻值，判断所述子单元的通孔结构的导通状态。
在所述测试方法中，只需检测所述子单元的电阻值，通过所述子单元的电阻值，便能够判断所述子单元的通孔结构的导通状态，可以精确地测试所述通孔结构是否将所述第一互连线和第二互连线导通。
以下列举本发明的几个实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其它通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
以下结合图2-图4说明本实施例中的测试结构。
如图2所示，首先进行步骤S11：如图3所示，提供一测试结构1，所述测试结构1包括n个子单元，如子单元U1、子单元U2…子单元Un。每一所述子单元包括至少一第一互连线110、至少一第二互连线130以及至少一通孔结构120，所述通孔结构120将所述第一互连线110和第二互连线130导电连通，所述第一互连线110和第二互连线130位于不同的互连层，其中，n为正整数，例如，n可以取值为1、2、3、4、5…10…100或更多。
较佳的，每一所述子单元包括多个所述第一互连线、多个所述第二互连线以及多个所述通孔结构，所述第一互连线与所述第二互连线通过所述通孔结构依次间隔连接。如图4所示，以子单元U1为例进行说明，所述子单元U1包括多个所述第一互连线110、多个所述第二互连线130以及多个所述通孔结构120，所述第一互连线110与所述第二互连线130通过所述通孔结构120依次间隔连接，每一所述通孔120的两端分别连接一个所述第一互连线110和一个所述第二互连线130，使得所述子单元U1在第一个第一互连线和最后一个第二互连线之间形成电路导通。
较佳的，在所述测试结构1中，n≥2，所述测试结构1还包括一第一连接线200以及一第二连接线300，如图3所示，不同所述子单元的第一个第一互连线110通过所述第一连接线200连接，不同所述子单元的最后一个第二互连线130通过所述第二连接线300连接，从而使得不同所述子单元之间形成并联连接。
接着，进行步骤S12：检测所述子单元的电阻值，通过所述子单元的电阻值，判断所述子单元的通孔结构120的导通状态。当n的取值不是很大时，可以一次将n个所述子单元的电阻值分别进行测量。如所述子单元的电阻值为无穷大，则该子单元的至少一所述通孔结构120不导通。如所述子单元的电阻值不为无穷大，所述子单元具有具体的电阻值，则所述子单元的电阻值为有效的电阻值。
在本实施例中，在第i个所述子单元内，通过测量第一个所述第一互连线和最后一个所述第二互连线之间的电电阻值，检测第i个所述子单元的电阻值，n≥i≥1。一般的，可以在WAT测试(Wafer Acceptance Test，晶片允收测试)时，直接将电阻测试仪的两个探针分别连接第一个第一互连线和最后一个第二互连线，从而可以测得该子单元的电阻值。
较佳的，在本实施例中，所述测试结构还包括一第一连接线200以及一第二连接线300，所述测量方法还包括：
通过测量所述第一连接线200和第二连接线300之间的电电阻值，检测所述测试结构1的实际总电阻值Rreal。
此外，所述测试方法还包括：
根据至少一有效的所述子单元的电阻值，得到所述测试结构1的理论总电阻值Rtheory；
比较所述实际总电阻值Rreal和理论总电阻值Rtheory的大小，判断所述测试结构1中的所述通孔结构120是否存在不导通。
较佳的，根据至少一有效的所述子单元的电阻值，得到所述测试结构1的理论总电阻值Rtheory包括两个子步骤：
子步骤：根据多个有效的所述子单元的电阻值，得到所述子单元的平均电阻值，例如，测量子单元U1的电阻值为R1，子单元U2的电阻值为R2，所述子单元的平均电阻值R’＝(R1+R2)/2；
进行子步骤：根据所述子单元的平均电阻值R’，得到所述测试结构1的理论总电阻值Rtheory，Rtheory＝R’/n。
当然，也可以只根据一个有效的所述子单元的电阻值，得到所述测试结构1的理论总电阻值Rtheory。例如，测量子单元U1的电阻值为R1，所述测试结构1的理论总电阻值Rtheory，Rtheory＝R1/n。
在比较所述实际总电阻值Rreal和理论总电阻值Rtheory的大小，判断所述测试结构1中的所述通孔结构120是否存在不导通时：
如所述实际总电阻值Rreal和理论总电阻值Rtheory相等(可以±5％的误差浮动)，则所述测试结构1中的所述通孔结构120全部导通；
如所述实际总电阻值Rreal大于所述理论总电阻值Rtheory，则所述测试结构1中的至少一个所述子单元的通孔结构120存在不导通。并且，可以根据所述实际总电阻值Rreal和所述理论总电阻值Rtheory的具体数值，计算不导通的所述子单元的个数，该计算为本领域的普通技术人员可以理解的，在此不作赘述。
综上所述，本发明提供一种测试结构及其测试方法，与现有技术相比，本发明具有以下优点：
在本发明提供的测试结构中，所述测试结构包括n个子单元，每一所述子单元包括至少一第一互连线、至少一第二互连线以及至少一通孔结构，所述通孔结构将所述第一互连线和第二互连线导电连通，所述第一互连线和第二互连线位于不同的互连层，从而使得在所述测试方法中，只需检测所述子单元的电阻值，通过所述子单元的电阻值，便判断所述子单元的通孔结构的导通状态，可以精确地测试所述通孔结构是否将所述第一互连线和第二互连线导通。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种测试方法，其特征在于，包括：
提供一测试结构，所述测试结构包括n个子单元，每一所述子单元包括至少一第一互连线、至少一第二互连线以及至少一通孔结构，所述通孔结构将所述第一互连线和第二互连线导电连通，所述第一互连线和第二互连线位于不同的互连层，其中，n为正整数，n≥2，所述测试结构还包括一第一连接线以及一第二连接线，不同所述子单元的第一个第一互连线通过所述第一连接线连接，不同所述子单元的最后一个第二互连线通过所述第二连接线连接；
检测所述子单元的电阻值，通过所述子单元的电阻值，判断所述子单元的通孔结构的导通状态；
通过测量所述第一连接线和第二连接线之间的电阻值，检测所述测试结构的实际总电阻值。
2.如权利要求1所述的测试方法，其特征在于，如所述子单元的电阻值为无穷大，则所述子单元的至少一所述通孔结构不导通。
3.如权利要求1所述的测试方法，其特征在于，
在所述测试结构中，每一所述子单元包括多个所述第一互连线、多个所述第二互连线以及多个所述通孔结构，所述第一互连线与所述第二互连线通过所述通孔结构依次间隔连接；
在第i个所述子单元内，通过测量第一个所述第一互连线和最后一个所述第二互连线之间的电阻值，检测第i个所述子单元的电阻值，n≥i≥1。
4.如权利要求1所述的测试方法，其特征在于，所述测试方法还包括：
根据至少一有效的所述子单元的电阻值，得到所述测试结构的理论总电阻值；
比较所述实际总电阻值和理论总电阻值的大小，判断所述测试结构中的所述通孔结构是否存在不导通。
5.如权利要求4所述的测试方法，其特征在于，当n≥3时，根据至少一所述子单元的电阻值，得到所述测试结构的理论总电阻值的步骤包括：
根据多个有效的所述子单元的电阻值，得到所述子单元的平均电阻值；
根据所述子单元的平均电阻值，得到所述测试结构的理论总电阻值。
6.如权利要求4所述的测试方法，其特征在于，判断所述测试结构中的所述通孔结构是否存在不导通的步骤包括：
如所述实际总电阻值和理论总电阻值相等，则所述测试结构中的所述通孔结构全部导通；
如所述实际总电阻值大于所述理论总电阻值，则所述测试结构中的至少一个所述子单元的通孔结构存在不导通。
7.如权利要求6所述的测试方法，其特征在于，如所述实际总电阻值大于所述理论总电阻值，根据所述实际总电阻值和所述理论总电阻值，计算不导通的所述子单元的个数。
8.一种测试结构，其特征在于，包括n个子单元，每一所述子单元包括至少一第一互连线、至少一第二互连线以及至少一通孔结构，所述通孔结构将所述第一互连线和第二互连线导电连通，所述第一互连线和第二互连线位于不同的互连层，其中，n为正整数，n≥2，所述测试结构还包括一第一连接线以及一第二连接线，不同所述子单元的第一个第一互连线通过所述第一连接线连接，不同所述子单元的最后一个第二互连线通过所述第二连接线连接。
9.如权利要求8所述的测试结构，其特征在于，每一所述子单元包括多个所述第一互连线、多个所述第二互连线以及多个所述通孔结构，所述第一互连线与所述第二互连线通过所述通孔结构依次间隔连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410369986.XA CN104124235B (zh) | 2014-07-30 | 2014-07-30 | 测试结构及其测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410369986.XA CN104124235B (zh) | 2014-07-30 | 2014-07-30 | 测试结构及其测试方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104124235A CN104124235A (zh) | 2014-10-29 |
| CN104124235B true CN104124235B (zh) | 2017-02-01 |
Family
ID=51769594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410369986.XA Active CN104124235B (zh) | 2014-07-30 | 2014-07-30 | 测试结构及其测试方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104124235B (zh) |
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| CN104124235A (zh) | 2014-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |