CN108807342B - 闪存浮栅极板间电容的晶圆允收测试图形 - Google Patents
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Abstract
本发明公开了一种闪存浮栅极板间电容的晶圆允收测试图形，包括：多个呈条形结构且平行排列的有源区，在各有源区的正上方都设置有一条对应的浮栅，浮栅和有源区俯视面结构相同且自对准；控制栅，覆盖在晶圆允收测试图形区域内并呈一整块结构；两条以上金属线，各金属线呈和有源区垂直的条形结构且平行排列；金属线分成第一和二电极金属线并连接到第一和二衬垫；将浮栅按顺序编号，奇数编号的各浮栅通过通孔连接顶部对应的第一电极金属线，偶数编号的各浮栅通过通孔连接顶部对应的第二电极金属线。本发明能提高闪存浮栅极板间电容的测量的准确性以及具有成本较低的优点。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种闪存浮栅极板间电容的晶圆允收测试图形。
背景技术
随着半导体技术的发展，非易失性闪存市场占有率越来越高。为了满足高密度、高性能、低成本的市场需求，技术节点越做越小，最明显的是有源区(AA)的线宽(Line)和间距(Space)相应做小。对于电性参数监测要求更加全面，进而更好的反应工艺制程情况。
如图1所示，是现有闪存的版图，图2A是沿图1中AA线的现有闪存的剖面结构图；图2B是沿图1中BB线的现有闪存的剖面结构图；现有闪存包括：
多个有源区101都呈条形结构且平行排列，由图2B所示可知，有源区101是由场氧如浅沟槽场氧209隔离出来的半导体衬底如硅衬底201组成。
浮栅(FG)102和控制栅(CG)103，控制栅103呈条形结构且和有源区101互相垂直。所述浮栅102位于所述控制栅103跨越所述有源区101的底部。所述浮栅102和所述控制栅103通常都采用多晶硅形成。各所述存储单元的源区104和漏区105分别位于所述浮栅102两侧的所述有源区中。同一列的各所述存储单元的漏区105都通过接触孔106连接到由正面金属层组成的位线BL，图1中位线BL后面还带有编号，如BL0，BL1，BL2等。同一行的各所述存储单元的源区104都连接在一起并通过一个接触孔106a连接到对应的由正面金属层组的源极线(未示出)，和源极线相连的接触孔在图1中单独用标记106a标出。
同一行的各所述控制栅103连接在一起并作为字线WL，图1中字线WL后面还带有编号，如WL0，WL1，WL2和WL3等。
由图2A所示可知，图2A中的半导体衬底201都作为有源区101，在所述浮栅102和半导体衬底201之间隔离由隧穿介质层如隧穿氧化层202，在浮栅102和控制栅103之间隔离有栅间介质层如栅间氧化层203，在控制栅103的顶部表面形成由氮化硅覆盖层204。在整个由隧穿氧化层202、浮栅102、栅间介质层203、控制栅103和氮化硅覆盖层204组成的栅极结构的侧面形成有侧墙。氮化硅层205作为接触孔刻蚀停止层。接触孔106穿过层间膜206。源区104中还包括轻掺杂区207；漏区105中还包括轻掺杂漏区208。其中，轻掺杂区207和所述源区104都和对应的栅极结构的侧面自对准，所述源区104位于轻掺杂区207底部。所述轻掺杂漏区208和对应的栅极结构的侧面自对准；漏区105和对应的栅极结构的侧墙的侧面自对准。
对于闪存来讲数据保存能力(DRB)是非常重要的参数，低温DRB需要将晶圆(wafer)放置1000小时来监控数据保存(Data Retention)情况。存储单元位(bit Cell)做完写入编程(Program)后，浮栅里会有大量电子读取为0，如果在字线WL方向与它临近的bitcell是擦除(erase)状态读取为1，这两个bit cell之间会存在一个电势差，部分电子有可能在势垒的作用下移动到浮栅102与浮栅102之间的电容区，产生一定的漏电，而该电容区的介电常数也会发生改变进而影响浮栅102与浮栅102之间的电容。因此监控浮栅102与浮栅102之间的电容同时还可以间接反应漏电情况。另一方面，随着AA Space间距不断做小，浮栅102上的电压耦合(coupling)到相邻bit cell浮栅102上的电压也会相应增大，加重WL干扰(Disturb)风险效应，通过监测浮栅102与浮栅102之间电容对于客户电路设计也有很大帮助。
如图2B所示，浮栅102与浮栅102之间电容是两列相邻的存储单元之间的浮栅102之间的电容，现有方法中，测量浮栅102与浮栅102之间电容的晶圆允收测试(WAT)的测试图形(Test Key)是直接在两列的所述存储单元上引出金属线，并测量两列金属线之间的电容，这种方法测量得到的寄生电容中包括了两列金属线之间的电容，所以最后的浮栅之间的电容测量会受到金属线之间的电容的影响，测量的准确性受到干扰。
发明内容
本发明所要解决的技术问题是提供一种闪存浮栅极板间电容的晶圆允收测试图形，能提高闪存浮栅极板间电容的测量的准确性。
为解决上述技术问题，本发明提供的闪存浮栅极板间电容的晶圆允收测试图形，包括：
多个有源区，所述有源区呈条形结构且平行排列，所述有源区通过场氧对半导体衬底隔离而成。
多条浮栅，在各所述有源区的正上方都设置有一条对应的所述浮栅，所述浮栅和对应的所述有源区俯视面结构相同且自对准。
控制栅，覆盖在晶圆允收测试图形区域内的各所述浮栅的顶部并延伸到各所述浮栅周侧的所述场氧上并呈一整块结构。
两条以上金属线，各所述金属线呈条形结构且平行排列，且各所述金属线的长度方向和所述有源区的长度方向垂直。
所述金属线分成第一电极金属线和第二电极金属线，所述第一电极金属线都连接到第一衬垫，所述第二电极金属线都连接到第二衬垫。
将所述浮栅按顺序编号，奇数编号的各所述浮栅通过通孔连接顶部对应的所述第一电极金属线，偶数编号的各所述浮栅通过通孔连接顶部对应的所述第二电极金属线。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述场氧为浅沟槽场氧。
进一步的改进是，所述晶圆允收测试图形位于划片道上。
进一步的改进是，所述浮栅由多晶硅组成。
进一步的改进是，所述控制栅由多晶硅组成。
进一步的改进是，各所述金属线底部的所述控制栅对应的多晶硅被挖除，使所述浮栅顶部的通孔直接连接对应的所述金属线。
进一步的改进是，所述第一衬垫和所述第二衬垫位于所述金属线的长度方向的两侧以及所述第一电极金属线和所述第二电极金属线交替排列组成叉指状结构。
进一步的改进是，所述闪存浮栅极板间电容的通过测试所述第一衬垫和所述第二衬垫之间的总电容得到，且所述闪存浮栅极板间电容为所述总电容和所述浮栅条数减1的商。
进一步的改进是，所述浮栅和所述有源区之间形成由隧穿介质层，在所述浮栅和所述控制栅之间形成有栅间介质层。
进一步的改进是，各所述金属线底部的所述控制栅对应的多晶硅的挖除工艺采用芯片的外围电路的多晶硅栅刻蚀工艺。
进一步的改进是，闪存形成于芯片区域中。
进一步的改进是，所述晶圆允收测试图形的有源区的宽度和所述芯片区域中的有源区的宽度相同。
进一步的改进是，所述闪存的技术节点为55nm以及50nm以下。
进一步的改进是，对于各条所述浮栅，所述浮栅的顶部形成有多个等间距的所述通孔，并通过所述通孔连接到对应的所述金属线上。
本发明的闪存浮栅极板间电容的晶圆允收测试图形中，浮栅形成于条形的有源区顶部且控制栅采用覆盖整个晶圆允收测试图形区域的大块区域即呈整块结构，从而使得浮栅也都呈条形结构；之后，对的浮栅按顺序进行编号以及形成对应的和有源区垂直的金属线，金属线分成连接到第一衬垫的第一电极金属线和连接到第二衬垫的第二电极金属线，将奇数编号的各浮栅通过通孔连接顶部对应的第一电极金属线，偶数编号的各浮栅通过通孔连接顶部对应的第二电极金属线，这样第一和第二衬垫之间的电容为各浮栅之间的电容的并联值，且由于金属线和浮栅的线条垂直，故金属线的数量和间距都不受各浮栅的数量和间距限制，所以能将金属线之间形成的降低到远小于浮栅之间的电容，从而能使金属线之间的电容得到忽略，直接测量第一和第二衬垫之间的电容即能得到各浮栅之间的电容的并联值，并根据并联的浮栅的数目即可得到两根浮栅之间的电容值，所以本发明能提高浮栅之间的电容的测试的准确性。
另外，本发明不需要增加额外的光罩，故成本低。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有闪存的版图；
图2A是沿图1中AA线的现有闪存的剖面结构图；
图2B是沿图1中BB线的现有闪存的剖面结构图；
图3是本发明实施例闪存浮栅极板间电容的晶圆允收测试图形的版图；
图4A是沿图3中CC线的现有闪存的剖面结构图；
图4B是沿图3中DD线的现有闪存的剖面结构图。
具体实施方式
如图3所示，是本发明实施例闪存浮栅301极板间电容的晶圆允收测试图形的版图；图4A是沿图3中CC线的现有闪存的剖面结构图；图4B是沿图3中DD线的现有闪存的剖面结构图，本发明实施例闪存浮栅301极板间电容的晶圆允收测试图形，包括：
多个有源区，所述有源区呈条形结构且平行排列，所述有源区通过场氧402对半导体衬底401隔离而成。
本发明实施例中，所述半导体衬底401为硅衬底。
所述场氧402为浅沟槽场氧402。
所述晶圆允收测试图形位于划片道上。而闪存形成于芯片区域中。所述晶圆允收测试图形的有源区的宽度和所述芯片区域中的有源区的宽度相同。所述闪存的技术节点为55nm以及50nm以下。
多条浮栅301，在各所述有源区的正上方都设置有一条对应的所述浮栅301，所述浮栅301和对应的所述有源区俯视面结构相同且自对准。
本发明实施例中，所述浮栅301由多晶硅组成。
控制栅302，覆盖在晶圆允收测试图形区域内的各所述浮栅301的顶部并延伸到各所述浮栅301周侧的所述场氧402上并呈一整块结构。
本发明实施例中，所述控制栅302由多晶硅组成。
所述浮栅301和所述有源区之间形成由隧穿介质层如隧穿氧化层404，在所述浮栅301和所述控制栅302之间形成有栅间介质层如栅间氧化层405。
两条以上金属线303，各所述金属线303呈条形结构且平行排列，且各所述金属线303的长度方向和所述有源区的长度方向垂直。
所述金属线303分成第一电极金属线303a和第二电极金属线303b，所述第一电极金属线303a都连接到第一衬垫304a，所述第二电极金属线303b都连接到第二衬垫304b。图4A中金属线采用标记303表示，图3中对的第一电极金属线和第二电极金属线的标记进行了区分，第一电极金属线用标记303a表示，第二电极金属线用标记303b表示。
将所述浮栅301按顺序编号，编号如图3中的1至10所示，实际应用中，可以根据需要选取不同数量的所述浮栅301。奇数编号的各所述浮栅301通过通孔306连接顶部对应的所述第一电极金属线303a，偶数编号的各所述浮栅301通过通孔306连接顶部对应的所述第二电极金属线303b。
各所述金属线303底部的所述控制栅302对应的多晶硅被挖除，所述控制栅302被挖除的区域用标记305标出，图4A中的剖面内的所述控制栅302都被挖除；图4B中，显示了3个区域305。各所述金属线303底部的所述控制栅302对应的多晶硅的挖除工艺采用芯片的外围电路的多晶硅栅刻蚀工艺，这就不需要增加额外光罩以及刻蚀工艺，从而降低成本。
所述控制栅302的多晶硅被挖除的区域被层间膜403填充，能使所述浮栅301顶部的通孔306直接连接对应的所述金属线303。
对于各条所述浮栅301，所述浮栅301的顶部形成有多个等间距的所述通孔306，并通过所述通孔306连接到对应的所述金属线303上。
所述第一衬垫304a和所述第二衬垫304b位于所述金属线303的长度方向的两侧以及所述第一电极金属线303a和所述第二电极金属线303b交替排列组成叉指状结构。
所述闪存浮栅301极板间电容的通过测试所述第一衬垫304a和所述第二衬垫304b之间的总电容得到，且所述闪存浮栅301极板间电容为所述总电容和所述浮栅301条数减1的商。也即所述第一衬垫304a和所述第二衬垫304b之间的电容为多条浮栅301之间总的并联电容，用公式表示为：C＝C总/(n-1)，C表示浮栅301和相邻浮栅301之间的电容，C总表示测量得到的所述总电容，n表示晶圆允收测试图形中采用的总的浮栅301的数量。
本发明实施例的闪存浮栅301极板间电容的晶圆允收测试图形中，浮栅301形成于条形的有源区顶部且控制栅302采用覆盖整个晶圆允收测试图形区域的大块区域即呈整块结构，从而使得浮栅301也都呈条形结构；之后，对的浮栅301按顺序进行编号以及形成对应的和有源区垂直的金属线303，金属线303分成连接到第一衬垫304a的第一电极金属线303a和连接到第二衬垫304b的第二电极金属线303b，将奇数编号的各浮栅301通过通孔306连接顶部对应的第一电极金属线303a，偶数编号的各浮栅301通过通孔306连接顶部对应的第二电极金属线303b，这样第一和第二衬垫304b之间的电容为各浮栅301之间的电容的并联值，且由于金属线303和浮栅301的线条垂直，故金属线303的数量和间距都不受各浮栅301的数量和间距限制，所以能将金属线303之间形成的降低到远小于浮栅301之间的电容，从而能使金属线303之间的电容得到忽略，直接测量第一和第二衬垫304b之间的电容即能得到各浮栅301之间的电容的并联值，并根据并联的浮栅301的数目即可得到两根浮栅301之间的电容值，所以本发明实施例能提高浮栅301之间的电容的测试的准确性。
另外，本发明实施例并不需要增加额外的光罩，故成本较低。
和现有晶圆允收测试图形中金属线也采用和浮栅相同的长度方向的结构比较可知：
假设浮栅的长度方向为纵向，则现有金属线为纵向，这种纵向金属线的间距和宽度和浮栅的间距和宽度都相同，最后能使纵向金属线之间的电容为浮栅之间的电容的两倍，纵向金属线之间的电容占比重过大无法忽略不计，所以现有方法中在计算浮栅电容时需要去除纵向金属线之间的电容；而为了去除纵向金属线之间的电容，则需要额外画一个纵向金属线极板间电容。
本发明实施例的金属线为横向，这种横向金属线的间距和宽度以及数量能单独设置且和浮栅的间距和宽度以及数量不相同，故最后得到横向金属线的之间的电容仅占浮栅之间电容的很小比例，如0.31％，所以横向金属线的之间的电容可以忽略，本发明实施例能得到更准确的测试结果。具体计算结果请参考表一所示。
表一
表一中金属线都以M1表示，是第一层金属线，可以看出，现有纵向金属线的长度L1和浮栅即FG的长度都为20um，现有纵向金属线的间距d1和FG的距离d2都为0.065um，现有纵向金属线的个数N1和FG极板个数N2都为320个，这些相同的设置使得现有纵向金属线的极板间电容C101和FG的极板间电容C2的比值为200％，即2倍，所以现有纵向金属线的极板间电容C101不能忽略。
而本发明实施例横向金属线的M1极板之间的距离d1为2微米，要远大于浮栅的极板距离d2的0.065微米，本发明的M1极板个数N1为8个，要远小于FG极板的个数N2的320，根据电容的计算公式可知，本发明实施例的d1的增加以及N1的减小最后能大大降低本发明实施例横向金属线的极板间电容C1，C1/C2仅为0.31％。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种闪存浮栅极板间电容的晶圆允收测试图形，其特征在于，包括：
多个有源区，所述有源区呈条形结构且平行排列，所述有源区通过场氧对半导体衬底隔离而成；
多条浮栅，在各所述有源区的正上方都设置有一条对应的所述浮栅，所述浮栅和对应的所述有源区俯视面结构相同且自对准；
控制栅，覆盖在晶圆允收测试图形区域内的各所述浮栅的顶部并延伸到各所述浮栅周侧的所述场氧上并呈一整块结构；
两条以上金属线，各所述金属线呈条形结构且平行排列，且各所述金属线的长度方向和所述有源区的长度方向垂直；
所述金属线分成第一电极金属线和第二电极金属线，所述第一电极金属线都连接到第一衬垫，所述第二电极金属线都连接到第二衬垫；
将所述浮栅按顺序编号，奇数编号的各所述浮栅通过通孔连接顶部对应的所述第一电极金属线，偶数编号的各所述浮栅通过通孔连接顶部对应的所述第二电极金属线。
2.如权利要求1所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求1所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：所述场氧为浅沟槽场氧。
4.如权利要求1所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：所述晶圆允收测试图形位于划片道上。
5.如权利要求1所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：所述浮栅由多晶硅组成。
6.如权利要求1所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：所述控制栅由多晶硅组成。
7.如权利要求6所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：各所述金属线底部的所述控制栅对应的多晶硅被挖除，使所述浮栅顶部的通孔直接连接对应的所述金属线。
8.如权利要求1所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：所述第一衬垫和所述第二衬垫位于所述金属线的长度方向的两侧以及所述第一电极金属线和所述第二电极金属线交替排列组成叉指状结构。
9.如权利要求1或8所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：所述闪存浮栅极板间电容的通过测试所述第一衬垫和所述第二衬垫之间的总电容得到，且所述闪存浮栅极板间电容为所述总电容和所述浮栅条数减1的商。
10.如权利要求1所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：所述浮栅和所述有源区之间形成由隧穿介质层，在所述浮栅和所述控制栅之间形成有栅间介质层。
11.如权利要求7所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：各所述金属线底部的所述控制栅对应的多晶硅的挖除工艺采用芯片的外围电路的多晶硅栅刻蚀工艺。
12.如权利要求4所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：闪存形成于芯片区域中。
13.如权利要求12所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：所述晶圆允收测试图形的有源区的宽度和所述芯片区域中的有源区的宽度相同。
14.如权利要求13所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：所述闪存的技术节点为55nm以及50nm以下。
15.如权利要求8所述的闪存浮栅极板间电容的晶圆允收测试图形，其特征在于：对于各条所述浮栅，所述浮栅的顶部形成有多个等间距的所述通孔，并通过所述通孔连接到对应的所述金属线上。
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