CN110289250A - 闪存的源端通孔电阻的晶圆允收测试图形 - Google Patents

Abstract

本发明涉及一种闪存的源端通孔电阻的晶圆允收测试图形，涉及半导体集成电路，通过在闪存的源端通孔电阻的晶圆允收测试图形中设计位于半导体衬底上的连接有源区和场氧的源区行线以及源区行线的断开结构，构成由源端通孔、源区行线和连接金属层形成电连接通路，以构成源端通孔电阻测试结构，从而真实模拟了闪存单元包括AA/CG/SAS/CT/M1的复杂结构，因此能更加准确的监控闪存单元上源端通孔的电阻。

Description

闪存的源端通孔电阻的晶圆允收测试图形

技术领域

本发明涉及半导体集成电路，尤其涉及一种闪存的源端通孔电阻的晶圆允收测试图形。

背景技术

在半导体集成电路中，随着半导体技术的发展，非易失性闪存市场占有率越来越高。为了满足高密度、高性能、低成本的市场需求，技术节点越做越小。对于非易失性闪存的电性参数监测要求更加全面，要求测试更加准确，进而更好的反应工艺制程情况，如对闪存中通孔电阻的监测。

但目前的电性参数监测方法存在诸多缺陷，导致对于电性参数监测不够准确。

发明内容

本发明的目的在于提供一种闪存的源端通孔电阻的晶圆允收测试图形，能更加准确的监控闪存单元上源端通孔的电阻。

本发明提供的闪存的源端通孔电阻的晶圆允收测试图形，包括：多个第一有源区和多列第二有源区，第一有源区和第二有源区间隔排列，第一有源区和第二有源区通过场氧隔离衬底而形成，并多个第一有源区和多列第二有源区呈条形结构排列在衬底中，每列第二有源区的两端设置有源端通孔；多个多晶硅行，多晶硅行由同一行的各闪存单元的多晶硅控制栅连接而成，多晶硅行与多个第一有源区和多列第二有源区相交叠的区域为闪存单元的栅极结构区域；多晶硅行两侧的第一有源区和第二有源区上分别形成源区和漏区，源区和漏区分别被相邻的两个多晶硅行共用；至少一源区行线，同一行的多个源区通过源区行线连接起来，并通过源端通孔连接到对应的正面金属层上，其中源区行线形成于半导体衬底中，且一个源区行线被相邻的第二有源区划分成多个源区行线段，且相邻的两个源区行线段中的一个源区行线段为电连接结构，另一个源区行线段被断开而形成电断路结构，被断开的源区行线段的对应正面形成有连接金属层，连接金属层的两端分别连接相邻两列的第二有源区上的位于同一行的两个源端通孔，而使相邻两列的第二有源区上的位于同一行的两个源端通孔通过连接金属层形成电连接；一高端测试端口，连接一第二有源区上的一源端通孔，连接该高端测试端口的源端通孔与相邻一列的第二有源区上的同一行的源端通孔通过形成电连接的源区行线段电连接；以及一低端测试端口，连接一第二有源区上的一源端通孔，且该高端测试端口与该低端测试端口通过源端通孔、源区行线和连接金属层形成电连接通路。

更进一步的，更包括多个源区行线以及形成于一列第二有源区的对应正面的有源区连接金属层，有源区连接金属层的两端分别连接一列第二有源区的两端的源端通孔，使相邻两源区行线通过有源区连接金属层形成电连接，高端测试端口与低端测试端口通过源端通孔、源区行线、连接金属层和有源区连接金属层形成电连接通路。

更进一步的，每列第二有源区包括多个子第二有源区，每个子第二有源区的两端设置有源端通孔，对应正面形成有有源区连接金属层的一列第二有源区内的每一个子第二有源区的对应正面均形成有有源区连接金属层，已使相邻两源区行线通过有源区连接金属层形成电连接。

更进一步的，高端测试端口所在的一列第二有源区中的多个子第二有源区之间通过金属层形成串联结构，高端测试端口位于串联结构的一端，低端测试端口位于串联结构的另一端。

更进一步的，低端测试端口与高端测试端口位于同一列的第二有源区上。

更进一步的，所述有源区连接金属层所在的一列第二有源区的两端的源端通孔与相连列的第二有源区上的位于同一行的源端通孔通过源区行线形成电连接。

更进一步的，所述有源区连接金属层所在的一列第二有源区与高端测试端口所在的一列第二有源区距离最远。

更进一步的，相邻两列第二有源区之间设置多个第一有源区。

更进一步的，源区行线通过ETOX Nor flash工艺形成。

更进一步的，所述ETOX Nor flash工艺为通过使用已经形成的闪存的控制栅极作为对准的依据实现对源区行中源区两侧的场氧进行刻蚀，刻蚀掉场氧上的氧化物，漏出硅衬底，然后在刻蚀的区域中进行离子注入形成的注入层，注入层和形成于有源区中的源区连接形成源区行线。

更进一步的，通过断开工艺将源区行线的一源区行线段断开。

更进一步的，闪存的技术节点为55nm及50nm以下。

更进一步的，连接金属层、有源区连接金属层、高端测试端口和低端测试端口为铜或铝层。

更进一步的，闪存的源端通孔电阻的晶圆允收测试图形设置在晶圆上的划片槽区域。

更进一步的，第二有源区包括四列第二有源区，从左至右依次为第一列第二有源区、第二列第二有源区、第三列第二有源区和第四列第二有源区，相邻两列第二有源区之间设置多个第一有源区；源区行线包括六个源区行线，从上至下依次为第一源区行线、第二源区行线、第三源区行线、第四源区行线、第五源区行线和第六源区行线；高端测试端口连接位于第一列第二有源区上的位于第一源区行线上的源端通孔，第一列第二有源区上的位于第一源区行线上的源端通孔与第二列第二有源区上的位于第一源区行线上的源端通孔之间通过第一源区行线形成电连接，第二列第二有源区上的位于第一源区行线上的源端通孔与第三列第二有源区上的位于第一源区行线上的源端通孔之间通过连接金属层形成电连接，第三列第二有源区上的位于第一源区行线上的源端通孔与第四列第二有源区上的位于第一源区行线上的源端通孔之间通过第一源区行线形成电连接，第一源区行线和第二源区行线通过形成于第四列的第一子第二有源区上的有源区连接金属层形成电连接，第四列第二有源区上的位于第二源区行线上的源端通孔与第三列第二有源区上的位于第二源区行线上的源端通孔之间通过第二源区行线形成电连接，第三列第二有源区上的位于第二源区行线上的源端通孔与第二列第二有源区上的位于第二源区行线上的源端通孔之间通过连接金属层形成电连接，第二列第二有源区上的位于第二源区行线上的源端通孔与第一列第二有源区上的位于第二源区行线上的源端通孔之间通过第二源区行线形成电连接，第二源区行线和第三源区行线通过形成于第一列的第一子第二有源区和第二子二有源区之间的金属层形成电连接。

本发明提供的闪存的源端通孔电阻的晶圆允收测试图形，通过在闪存的源端通孔电阻的晶圆允收测试图形中设计位于半导体衬底上的连接有源区和场氧的源区行线以及源区行线的断开结构，构成由源端通孔、源区行线和连接金属层形成电连接通路，以构成源端通孔电阻测试结构，从而真实模拟了闪存单元包括AA/CG/SAS/CT/M1的复杂结构，因此能更加准确的监控闪存单元上源端通孔的电阻。

附图说明

图1为一闪存的版图示意图。

图2是沿图1中AA线的剖面结构示意图。

图3为现有技术的闪存源端通孔电阻的测试版图示意图。

图4为55NOR首颗产品CTW E-beam结果示意图。

图5为采用图3所示的现有技术的闪存源端通孔电阻的测试版图的测试结果示意图。

图6为本发明一实施例中闪存的源端通孔电阻的晶圆允收测试图形示意图。

图7是沿图6中CC线的剖面结构示意图。

图8是沿图6中DD线的剖面结构示意图。

图中主要元件附图标记说明如下：

601、第一有源区；602、第二有源区；603、浅沟槽隔离区；604、源端通孔；605、多晶硅行；606、源区行线；608、连接金属层；609、高端测试端口；610、有源区连接金属层；611、有源区连接金属层；6061、源区行线段；6021、子第二有源区。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图1和图2，图1为一闪存的版图示意图，图2是沿图1中AA线的剖面结构示意图。具体的，结合图1和图2所示，闪存形成于芯片区域中，包括衬底，如硅衬底，衬底包括场氧隔离区102如浅沟槽隔离区，以及由场氧隔离区102隔离出来的多个有源区101，其中多个有源区101平行排列在衬底中。闪存并包括浮栅(FG)103和控制栅(CG)104，控制栅104呈条形结构且和有源区101互相垂直，浮栅103位于控制栅104跨越有源区101的底部，同一行的各闪存单元的控制栅104连接而成多晶硅行109，各存储单元的源区106和漏区105分别位于浮栅103两侧的有源区101中。另为了提高闪存单元的密度，目前提出了源极自对准(selfalign source)技术，形成自对准有源区，源极自对准工艺使用已经形成的闪存的控制栅极来作为对准的依据实现对源区行中源区两侧的场氧进行刻蚀，这样将场氧刻蚀之后能在刻蚀的区域中进行离子注入即SAS离子注入，SAS离子注入形成的注入层能和形成于有源区中的源区连接并形成源区行线107，各闪存单元的源区会通过源区行线107连接起来，源区行线107的深度要大于等于场氧的深度，使得各有源区101之间的源区能连接到同一根形成于半导体衬底如硅衬底中的源区行线(SAS)107。源区行线107通过闪存单元阵列之外的源端通孔108连接到对应的由正面金属层图形化形成的源线。由于在闪存单元阵列中的源区行线107上方不需要形成通孔，故源区行线107顶部的有源区101之间的间距较小；仅在形成源端通孔108的区域处才将对应的多晶硅行109之间的间距放大。并且在浮栅103和半导体衬底100之间隔离有隧穿介质层如隧穿氧化层200，在浮栅103和控制栅104之间隔离有栅间介质层210，在控制栅104的顶部表面形成由氮化硅覆盖层220。由隧穿氧化层200、浮栅103、栅间介质层210、控制栅104和氮化硅覆盖层220组成栅极结构。还包括层间膜400，如氧化硅膜层。更进一步的，同一列的各存储单元的漏区105都通过通孔300连接到由正面金属层组成的位线BL，如图1中的BL0，BL1，BL2等。同一行的各存储单元的控制栅104都连接在一起并通过一个通孔连接到对应的由正面金属层组的源极线(未示出)，同一行的各控制栅104连接在一起并作为字线WL，如图1中WL0，WL1，WL2和WL3等。

随着非易失性闪存技术节点越做越小,存储单元区通孔尺寸也相应在缩小。由于存储单元区结构比较复杂，在存储单元区的通孔周边环境要比外围电路通孔的环境复杂很多，尤其是源端通孔108，源端通孔108与周边漏端通孔300是错落排列的，对于相同的设计尺寸，周围环境不同光学临近修正(optical proximity correction，OPC)后最终Mask CD也会不同，在晶圆级silicon CD也会存在差异。请参阅图3，图3为现有技术的闪存源端通孔电阻的测试版图示意图。传统用来测试源端通孔电阻的测试结构采用的是链接方式，如图3所示，在有源区两端分别设置一个通孔(CT)310，然后用金属线(M1)320将多个有源区用链接的方式串联起来，之后通过在串联结构的两端施加电压测电流的方式，得出整个结构的电阻，再除以通孔的数量，通过计算便可得到单个通孔的电阻。

如图3所示，传统的通孔测试结构仅由有源区AA/通孔CT/金属线M1构成，而实际的闪存单元区通孔环境很复杂，由有源区AA/控制栅CG/源区行线SAS/通孔CT/金属线M1构成。因此如果采用传统的通孔测试结构已无法准确监测闪存单元区源端通孔阻值。另一方面，很难真实反映存储单元区源端通孔是否有断路(open)现象。

请参阅图4和图5，图4为55NOR首颗产品CTW E-beam结果示意图，图5为采用图3所示的现有技术的闪存源端通孔电阻的测试版图的测试结果示意图，首颗NTO产品上CTW CMPE-beam发现在Cell区SAS Pickup CT(源端通孔)上发现大量DVC defect(CT open)，尤其在晶圆边缘区域，缺陷数量约1200颗(扫描面积占整片晶圆区域的1/240)。同时外围电路逻辑区域通孔正常，但监控存储单元区的通孔电阻数据全部正常，如果通孔电阻测试版图是真实模拟存储单元源极区通孔，由于通孔阻值是串联结果，只要有一个通孔断路那么阻值就会无限大。由此可见传统简单的通孔电阻测试版图已不能够准确监控闪存单元区源极的通孔电阻，需要设计真实模拟存储单元区环境的通孔电阻测试版图(WAT TK)，来完善工艺监控。

本发明一实施例，在于提供一种闪存的源端通孔电阻的晶圆允收测试图形(WATTK)，用于精确的监测源端通孔的电阻值，目前已应用到55纳米及50纳米闪存工艺中。具体的，请参阅图6、图7及图8，其中图6为本发明一实施例中闪存的源端通孔电阻的晶圆允收测试图形示意图，图7是沿图6中CC线的剖面结构示意图，图8是沿图6中DD线的剖面结构示意图。闪存的源端通孔电阻的晶圆允收测试图形包括：多个第一有源区601和多列第二有源区602，第一有源区601和第二有源区602间隔排列，第一有源区601和第二有源区602通过场氧(如多个浅沟槽隔离区603)隔离衬底而形成，并多个第一有源区601和多列第二有源区602呈条形结构排列在衬底中，每列第二有源区602的两端设置有源端通孔604；多个多晶硅行605，多晶硅行605由同一行的各闪存单元的多晶硅控制栅连接而成，多晶硅行605与多个第一有源区601和多列第二有源区602相交叠的区域为闪存单元的栅极结构区域；多晶硅行605两侧的第一有源区601和第二有源区602上分别形成源区和漏区，源区和漏区分别被相邻的两个多晶硅行605共用；至少一源区行线606，同一行的多个源区通过源区行线606连接起来，并通过源端通孔604连接到对应的正面金属层上，其中源区行线606形成于半导体衬底中，且一个源区行线606被相邻的第二有源区602划分成多个源区行线段6061，且相邻的两个源区行线段6061中的一个源区行线段6061为电连接结构，另一个源区行线段6061被断开而形成电断路结构，被断开的源区行线段6061的对应正面形成有连接金属层608，连接金属层608的两端分别连接相邻两列的第二有源区602上的位于同一行的两个源端通孔604，而使相邻两列的第二有源区602上的位于同一行的两个源端通孔604通过连接金属层608形成电连接；一高端测试端口609，连接一第二有源区602上的一源端通孔604，连接该高端测试端口609的源端通孔604与相邻一列的第二有源区602上的同一行的源端通孔604通过形成电连接的源区行线段6061电连接；一低端测试端口611，连接一第二有源区602上的一源端通孔604，且该高端测试端口609与该低端测试端口611通过源端通孔604、源区行线606和连接金属层608形成电连接通路，以构成源端通孔电阻测试结构。

在本发明一实施例中，包括多个源区行线606以及形成于一列第二有源区602的对应正面的有源区连接金属层610，有源区连接金属层610的两端分别连接一列第二有源区602的两端的源端通孔604，使相邻两源区行线606通过有源区连接金属层610形成电连接，高端测试端口609与低端测试端口611通过源端通孔604、源区行线606、连接金属层608和有源区连接金属层610形成电连接通路，以构成源端通孔电阻测试结构。在本发明一实施例中，每列第二有源区602包括多个子第二有源区6021，每个子第二有源区6021的两端设置有源端通孔604，对应正面形成有有源区连接金属层610的一列第二有源区602内的每一个子第二有源区6021的对应正面均形成有有源区连接金属层610，已使相邻两源区行线606通过有源区连接金属层610形成电连接。在本发明一实施例中，高端测试端口609所在的一列第二有源区602中的多个子第二有源区602之间通过金属层612形成串联结构，高端测试端口609位于串联结构的一端，低端测试端口611位于串联结构的另一端，以使该闪存的源端通孔电阻的晶圆允收测试图形形成“弓”字形结构。更具体的，在本发明一实施例中，低端测试端口611与高端测试端口609位于同一列的第二有源区602上。更具体的，在本发明一实施例中，有源区连接金属层610所在的一列第二有源区602的两端的源端通孔604与相连列的第二有源区602上的位于同一行的源端通孔604通过源区行线606形成电连接。

在本发明一实施例中，有源区连接金属层610所在的一列第二有源区602与高端测试端口609所在的一列第二有源区602距离最远。

在本发明一实施例中，相邻两列第二有源区602之间设置多个第一有源区601。

在本发明一实施例中，源区行线606通过ETOX Nor flash工艺形成，具体的，通过使用已经形成的闪存的控制栅极作为对准的依据实现对源区行中源区两侧的场氧进行刻蚀，刻蚀掉场氧上的氧化物，漏出硅衬底，然后在刻蚀的区域中进行离子注入形成的注入层，注入层和形成于有源区中的源区连接形成源区行线606，以构成电连接。具体的可参阅图7中的位于半导体衬底中的源区行线606，源区行线606使相邻列的第二有源区602的源端通孔间形成电连接，不再受场氧上的氧化物隔离，而形成有源区与场氧的串联结构。在本发明一实施例中，通过断开工艺将源区行线的一源区行线段6061断开。具体的可参阅图7中的，源区行线段6061的断开部6062，连接相邻两列的第二有源区602的源端通孔的连接金属层608下面对应的源区行线(SAS layer)606需要断开设计，因为ETOX Nor flash将源区和场氧底部全部连通，因此如果不做断开设计，那么电流从源端通孔上流向上面的连接金属层608同时，也会分流一部分从底部源区和场氧(SS/STI)走，电阻就不是单纯的串联电阻结构而是夹杂并联电阻结构，影响测试准确性。因此部分源区行线(SAS layer)606需要设计成断开结构，保证电流从通孔上出来仅从上面的连接金属层608流出，确保形成电阻串联的结构(RC chain)。

具体的，请参阅图6的闪存的源端通孔电阻的晶圆允收测试图形，包括四列第二有源区602，从左至右依次为第一列第二有源区602、第二列第二有源区602、第三列第二有源区602和第四列第二有源区602，相邻两列第二有源区602之间设置多个第一有源区601；六个源区行线606，从上至下依次为第一源区行线606、第二源区行线606、第三源区行线606、第四源区行线606、第五源区行线606和第六源区行线606；高端测试端口609连接位于第一列第二有源区602上的位于第一源区行线606上的源端通孔604，第一列第二有源区602上的位于第一源区行线606上的源端通孔604与第二列第二有源区602上的位于第一源区行线606上的源端通孔604之间通过第一源区行线606形成电连接，第二列第二有源区602上的位于第一源区行线606上的源端通孔604与第三列第二有源区602上的位于第一源区行线606上的源端通孔604之间通过连接金属层608形成电连接，第三列第二有源区602上的位于第一源区行线606上的源端通孔604与第四列第二有源区602上的位于第一源区行线606上的源端通孔604之间通过第一源区行线606形成电连接，第一源区行线606和第二源区行线606通过形成于第四列的第一子第二有源区6021上的有源区连接金属层610形成电连接，第四列第二有源区602上的位于第二源区行线606上的源端通孔604与第三列第二有源区602上的位于第二源区行线606上的源端通孔604之间通过第二源区行线606形成电连接，第三列第二有源区602上的位于第二源区行线606上的源端通孔604与第二列第二有源区602上的位于第二源区行线606上的源端通孔604之间通过连接金属层608形成电连接，第二列第二有源区602上的位于第二源区行线606上的源端通孔604与第一列第二有源区602上的位于第二源区行线606上的源端通孔604之间通过第二源区行线606形成电连接，第二源区行线606和第三源区行线606通过形成于第一列的第一子第二有源区6021和第二子二有源区6021之间的金属层612形成电连接，以此结构将闪存的源端通孔电阻的晶圆允收测试图形上所有的源端通孔形成串联结构，通过向高端测试端口609与低端测试端口611之间加电压，则电流流过上述的电连接结构，测量电流值，通过计算即可得到源端通孔604的阻值。如图6所示的闪存的源端通孔电阻的晶圆允收测试图形真实模拟了闪存单元包括AA/CG/SAS/CT/M1的复杂结构，因此能更加准确的监控闪存单元上源端通孔的电阻。

在本发明一实施例中，闪存的技术节点为55nm及50nm以下。

在本发明一实施例中，连接金属层、有源区连接金属层、高端测试端口和低端测试端口为铜或铝层。

在本发明一实施例中，闪存的源端通孔电阻的晶圆允收测试图形设置在晶圆上的划片槽区域。

综上所述，通过在闪存的源端通孔电阻的晶圆允收测试图形中设计位于半导体衬底上的连接有源区和场氧的源区行线以及源区行线的断开结构，构成由源端通孔、源区行线和连接金属层形成电连接通路，以构成源端通孔电阻测试结构，从而真实模拟了闪存单元包括AA/CG/SAS/CT/M1的复杂结构，因此能更加准确的监控闪存单元上源端通孔的电阻。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，包括：

多个第一有源区和多列第二有源区，第一有源区和第二有源区间隔排列，第一有源区和第二有源区通过场氧隔离衬底而形成，并多个第一有源区和多列第二有源区呈条形结构排列在衬底中，每列第二有源区的两端设置有源端通孔；

多个多晶硅行，多晶硅行由同一行的各闪存单元的多晶硅控制栅连接而成，多晶硅行与多个第一有源区和多列第二有源区相交叠的区域为闪存单元的栅极结构区域；

多晶硅行两侧的第一有源区和第二有源区上分别形成源区和漏区，源区和漏区分别被相邻的两个多晶硅行共用；

至少一源区行线，同一行的多个源区通过源区行线连接起来，并通过源端通孔连接到对应的正面金属层上，其中源区行线形成于半导体衬底中，且一个源区行线被相邻的第二有源区划分成多个源区行线段，且相邻的两个源区行线段中的一个源区行线段为电连接结构，另一个源区行线段被断开而形成电断路结构，被断开的源区行线段的对应正面形成有连接金属层，连接金属层的两端分别连接相邻两列的第二有源区上的位于同一行的两个源端通孔，而使相邻两列的第二有源区上的位于同一行的两个源端通孔通过连接金属层形成电连接；

一高端测试端口，连接一第二有源区上的一源端通孔，连接该高端测试端口的源端通孔与相邻一列的第二有源区上的同一行的源端通孔通过形成电连接的源区行线段电连接；以及

一低端测试端口，连接一第二有源区上的一源端通孔，且该高端测试端口与该低端测试端口通过源端通孔、源区行线和连接金属层形成电连接通路。

2.根据权利要求1所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，更包括多个源区行线以及形成于一列第二有源区的对应正面的有源区连接金属层，有源区连接金属层的两端分别连接一列第二有源区的两端的源端通孔，使相邻两源区行线通过有源区连接金属层形成电连接，高端测试端口与低端测试端口通过源端通孔、源区行线、连接金属层和有源区连接金属层形成电连接通路。

3.根据权利要求2所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，每列第二有源区包括多个子第二有源区，每个子第二有源区的两端设置有源端通孔，对应正面形成有有源区连接金属层的一列第二有源区内的每一个子第二有源区的对应正面均形成有有源区连接金属层，已使相邻两源区行线通过有源区连接金属层形成电连接。

4.根据权利要求3所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，高端测试端口所在的一列第二有源区中的多个子第二有源区之间通过金属层形成串联结构，高端测试端口位于串联结构的一端，低端测试端口位于串联结构的另一端。

5.根据权利要求4所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，低端测试端口与高端测试端口位于同一列的第二有源区上。

6.根据权利要求2或3任一项所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，所述有源区连接金属层所在的一列第二有源区的两端的源端通孔与相连列的第二有源区上的位于同一行的源端通孔通过源区行线形成电连接。

7.根据权利要求2所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，所述有源区连接金属层所在的一列第二有源区与高端测试端口所在的一列第二有源区距离最远。

8.根据权利要求1所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，相邻两列第二有源区之间设置多个第一有源区。

9.根据权利要求1所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，源区行线通过ETOX Nor flash工艺形成。

10.根据权利要求9所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，所述ETOX Nor flash工艺为通过使用已经形成的闪存的控制栅极作为对准的依据实现对源区行中源区两侧的场氧进行刻蚀，刻蚀掉场氧上的氧化物，漏出硅衬底，然后在刻蚀的区域中进行离子注入形成的注入层，注入层和形成于有源区中的源区连接形成源区行线。

11.根据权利要求10所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，通过断开工艺将源区行线的一源区行线段断开。

12.根据权利要求1所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，闪存的技术节点为55nm及50nm以下。

13.根据权利要求1所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，连接金属层、有源区连接金属层、高端测试端口和低端测试端口为铜或铝层。

14.根据权利要求1所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，闪存的源端通孔电阻的晶圆允收测试图形设置在晶圆上的划片槽区域。

15.根据权利要求1所述的闪存的源端通孔电阻的晶圆允收测试图形，其特征在于，第二有源区包括四列第二有源区，从左至右依次为第一列第二有源区、第二列第二有源区、第三列第二有源区和第四列第二有源区，相邻两列第二有源区之间设置多个第一有源区；

源区行线包括六个源区行线，从上至下依次为第一源区行线、第二源区行线、第三源区行线、第四源区行线、第五源区行线和第六源区行线；

高端测试端口连接位于第一列第二有源区上的位于第一源区行线上的源端通孔，第一列第二有源区上的位于第一源区行线上的源端通孔与第二列第二有源区上的位于第一源区行线上的源端通孔之间通过第一源区行线形成电连接，第二列第二有源区上的位于第一源区行线上的源端通孔与第三列第二有源区上的位于第一源区行线上的源端通孔之间通过连接金属层形成电连接，第三列第二有源区上的位于第一源区行线上的源端通孔与第四列第二有源区上的位于第一源区行线上的源端通孔之间通过第一源区行线形成电连接，第一源区行线和第二源区行线通过形成于第四列的第一子第二有源区上的有源区连接金属层形成电连接，第四列第二有源区上的位于第二源区行线上的源端通孔与第三列第二有源区上的位于第二源区行线上的源端通孔之间通过第二源区行线形成电连接，第三列第二有源区上的位于第二源区行线上的源端通孔与第二列第二有源区上的位于第二源区行线上的源端通孔之间通过连接金属层形成电连接，第二列第二有源区上的位于第二源区行线上的源端通孔与第一列第二有源区上的位于第二源区行线上的源端通孔之间通过第二源区行线形成电连接，第二源区行线和第三源区行线通过形成于第一列的第一子第二有源区和第二子二有源区之间的金属层形成电连接。