CN101567215A - 与非门型非易失性存储器及其操作方法 - Google Patents

Abstract

一种与非门型非易失性存储器，具有多条位线与虚拟位线。每一位线与第一选择栅极线、多条字符线及第二选择栅极线的交点对应一个存储单元行，虚拟位线与第一选择栅极线、多条字符线及第二选择栅极线的交点对应一个虚拟存储单元行。源极线设置于多个存储单元行的一侧的基底上，其中由虚拟存储单元行及虚拟位线作为连接源极线的电流通路。

Description

与非门型非易失性存储器及其操作方法

技术领域

本发明涉及一种半导体存储元件(Semiconductor memory device)，且特别是涉及一种与非门型非易失性存储器(NAND type non-volatile memory)及其制造方法。

背景技术

非易失性存储器组件由于具有可多次数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，因此已成为个人计算机和电子设备所广泛采用的一种存储器组件。

典型的非易失性存储器组件，一般是被设计成具有堆栈式栅极(Stacked-Gate)结构，其中包括以掺杂多晶硅(Doped polysilicon)制作的浮置栅极(Floating Gate)与控制栅极(Control Gate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字符线(Word Line)相接，此外还包括隧道氧化层(Tunneling Oxide)和栅间介电层(Inter-Gate Dielectric Layer)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。

另一方面，目前业界较常使用的非易失性存储器阵列包括或非门(NOR)型阵列结构与与非门(NAND)型阵列结构。由于与非门(NAND)型阵列的非易失性存储器结构是使各存储单元串接在一起，其积集度与面积利用率较或非门(NOR)型阵列的非易失性存储器佳，已经广泛地应用在多种电子产品中。

一般而言，在与非门(NAND)型阵列的非易失性存储器结构中，于进行存储单元的读取(read)操作时，读取电流会通过同一串的存储单元，并汇整至源极线(source line，SL)，以读取数据。而且，在源极线上方还会设置有源极线插塞(SL plug)。此源极线插塞与至少三条的虚拟位线连接，并经由三条虚拟位线而连接至外部电路。由于源极线插塞至少会占去部分位线(至少三条)的面积，因此组件的积集度会降低，而不利于组件微缩化的发展。

发明内容

本发明提供一种与非门型非易失性存储器及其操作方法，不需要设置源极线插塞，而可以节省存储器面积，并提高组件集成度。

本发明提供一种与非门型非易失性存储器及其操作方法，不需要设置源极线插塞，可以节省工艺步骤，进而节省制造成本。

本发明出一种与非门型非易失性存储器，包括多个存储单元阵列，各存储单元阵列包括第一选择栅极线、多条字符线与第二选择栅极线、多条位线、虚拟位线、多个漏极区、多个源极区、源极线。第一选择栅极线、多条字符线与第二选择栅极线，平行设置于基底上，并往第一方向延伸。多条位线与虚拟位线，平行设置于基底上，并往第二方向延伸，第二方向与第一方向交错，其中每一位线与第一选择栅极线、多条字符线及第二选择栅极线的交点对应一个存储单元行，虚拟位线与第一选择栅极线、多条字符线及第二选择栅极线的交点对应一个虚拟存储单元行。多个漏极区分别设置于多个存储单元行与虚拟存储单元行的第一侧的基底中，这些漏极区分别电性连接多条位线与虚拟位线。多个源极区分别设置于多个存储单元行与虚拟存储单元行的第二侧的基底中。源极线设置于多个存储单元行的第二侧的基底上，往第二方向延伸并电性连接多个源极区，其中虚拟存储单元行及虚拟位线是作为连接源极线的电流通路。

在本发明的一实施例中，上述的每一位线与每一字符线的交点对应一存储单元。

在本发明的一实施例中，上述的每一位线与第一选择栅极线、第二选择栅极线的交点分别对应一选择单元。

在本发明的一实施例中，上述的存储单元阵列在第二方向上呈镜像配置，相邻两存储单元阵列共享多个漏极区或多个源极区。

本发明提出一种与非门型非易失性存储器的操作方法，适用于存储单元阵列。此存储单元阵列包括：一第一选择栅极线、多条字符线、一第二选择栅极线、多条位线、虚拟位线、多个漏极区、多个源极区以及一源极线。第一选择栅极线、多条字符线与第二选择栅极线平行设置于基底上，并往第一方向延伸。多条位线与虚拟位线平行设置于基底上，并往第二方向延伸，第二方向与第一方向交错，其中每一位线与第一选择栅极线、多条字符线及第二选择栅极线的交点对应存储单元行，虚拟位线与第一选择栅极线、多条字符线及第二选择栅极线的交点对应虚拟存储单元行。多个漏极区分别设置于存储单元行与虚拟存储单元行的第一侧的基底中，这些漏极区分别电性连接多条位线与虚拟位线。多个源极区分别设置于存储单元行与虚拟存储单元行的第二侧的基底中。源极线设置于存储单元行的第二侧的基底上，往第二方向延伸并电性连接多个源极区，其中虚拟存储单元行及虚拟位线是作为连接源极线的电流通路，每一位线与每一字符线的交点对应一个存储单元，每一位线与第一选择栅极线的交点分别对应一个第一选择单元、每一位线与第二选择栅极线的交点分别对应一个第二选择单元。与非门型非易失性存储器的操作方法包括下述操作。

对选定的存储单元行的选定的存储单元进行程序化操作时，于选定的存储单元所耦接的位线施加第一电压，于非选定的位线与虚拟位线施加第二电压，于第一选择栅极线施加第三电压，于选定的存储单元所耦接的字符在线施加第四电压，非选定的字符在线施加第五电压，于第二选择栅极线施加第六电压，以利用信道F-N隧道效应程序化选定存储单元，其中第四电压与第一电压的电压差可引发F-N隧道效应，第三电压大于或等于第一选择单元的启始电压，第二电压可抑制非选定的存储单元行的第一选择单元开启，第五电压大于或等于存储单元的启始电压，且第六电压小于第二选择单元的启始电压。

在本发明的一实施例中，上述的第一电压为0伏特左右；第二电压为2.4伏特左右；第三电压为2.4伏特左右；第四电压为26伏特左右；第五电压为10伏特左右；第六电压为0伏特左右。

对选定的存储单元行的选定的存储单元进行读取操作时，于选定的存储单元所耦接的位线施加第七电压，于第一选择栅极线施加第八电压，于第二选择栅极线施加第九电压，于选定的存储单元所耦接的字符在线施加第十电压，于非选定的字符在线施加第十一电压，以读取选定的存储单元，其中第八电压大于或等于第一选择单元的启始电压，第九电压大于或等于第二选择单元的启始电压，第十一电压大于或等于存储单元的启始电压，且源极线经由虚拟存储单元行及虚拟位线接地。

在本发明的一实施例中，上述的第七电压为1.2伏特左右；第八电压为5伏特左右；第九电压为5伏特左右；第十电压为0伏特左右；第十一电压为6.5伏特左右。

对存储单元进行擦除操作时，于所有的字符线施加第十二电压，于基底施加第十三电压，以利用信道F-N隧道效应擦除存储单元，其中第十二电压与第十三电压的电压差可引发F-N隧道效应。

在本发明的一实施例中，上述的第十二电压为0伏特左右，第十三电压为24伏特左右。

在本发明的与非门型非易失性存储器中，由于直接使用虚拟存储单元行与虚拟位线作为连接源极线的电流通路，因此不需要额外的工艺制作源极线插塞，而且存储器阵列的图案较为规则，可以提高微影蚀刻工艺的工艺裕度。

在本发明的与非门型非易失性存储器中，只需要占用一条虚拟位线的空间作为连接源极线的电流通路，因此本发明可以节省存储器面积，提高组件集成度。

而且，在本发明的与非门型非易失性存储器中，在操作时，虚拟存储单元行中的选择单元可作为操控源极线的电路使用，因此不需要额外制作用于操控源极线的电路，可以节省存储器面积，提高组件集成度。

为使本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并结合附图详细说明如下。

附图说明

图1A示出了本发明一较佳实施例的与非门型非易失性存储器的电路简图。

图1B示出了本发明一较佳实施例的与非门型非易失性存储器的结构剖面图。

图2A示出了对存储器阵列进行程序化操作的一实例的示意图。

图2B示出了存储器阵列进行读取操作的一实例的示意图。

图2C示出了对所有存储单元进行擦除操作的一实例的示意图。

附图符号说明

100：基底

102、112：介电层

104：电荷储存层

106：栅间介电层

108：控制栅极

110：掺杂区

114、114a、114b：导体层

116：插塞

BL1～BLn：位线

D：漏极区

DBL：虚拟位线

DM1～DMx：存储单元

DMR：虚拟存储单元行

M11Mnx：存储单元

MA：存储单元阵列

MR1～MRn：存储单元行

S：源极区

SL：源极线

SGS、SGD：选择栅极线

T11-T1n、T1D、T21-T2n、T2D：选择单元

WL、WL1-WLx：字符线

具体实施方式

图1A示出了本发明的较佳实施例的与非门型非易失性存储器的电路简图。图1B示出了本发明的较佳实施例的与非门型非易失性存储器的结构剖面图。

请参照图1A与图1B，本发明的与非门型非易失性存储器例如是由多个存储单元阵列MA所构成。以下针对存储单元阵列MA做说明。

存储单元阵列MA例如是设置于基底100上。基底100例如是硅基底。在基底100中例如设置组件隔离结构(未绘示)以定义出主动区(未绘示)。组件隔离结构例如是浅沟渠隔离结构或场氧化层。组件隔离结构在X方向上平行排列，并往X方向延伸。

各存储单元阵列MA包括多条字符线WL1-WLx、二选择栅极线SGS、SGD、多条位线BL1～BLn与一条虚拟位线DBL、多个漏极区D、多个源极区S以及源极线SL。

选择栅极线SGD、多条字符线WL1-WLx、选择栅极线SGS例如平行设置于基底100上，并往Y方向延伸。二选择栅极线SGD、SGS例如分别设置于字符线WL1～WLx的两侧。

多条位线BL1～BLn与虚拟位线DBL(Dummy Bit Line)例如平行设置于基底100上，并往X方向延伸。X方向与Y方向交错。每一位线BL1～BLn与选择栅极线SGD、多条字符线WL1-WLx、选择栅极线SGS的交点分别对应一个存储单元行MR1-MRn。虚拟位线DBL与选择栅极线SGD、多条字符线WL1-WLx、选择栅极线SGS线的交点对应虚拟存储单元行DMR。所有字符线WL1-WLx跨在主动区上方的部分作为一个存储单元M11-Mnx。在位线BL1～BLn下方设置有由这些存储单元M11-Mnx构成的存储单元行MR1-MRn。亦即，每一位线BL1～BLn与每一字符线WL1-WLx的交点对应存储单元M11-Mnx。虚拟位线DBL1与每一字符线WL1-WLx的交点对应虚拟存储单元行DMR，其包括虚拟存储单元DM1-DMx。

二选择栅极线SGD、SGS跨在主动区上方的部分分别作为一个选择单元T11-T1n、T1D、T21-T2n、T2D。亦即，位线BL1～BLn、虚拟位线DBL与选择栅极线SGD、选择栅极线SGS线的交点分别对应选择单元T11-T1n、T1D、T21-T2n、T2D。而且，选择栅极线SGD设置于各漏极区D与各存储单元M1x-Mnx、虚拟存储单元DMx之间，选择栅极线SGS设置于各源极区S与各存储单元M11-Mn1以及虚拟存储单元DM1之间。每一位线BL1～BLn、虚拟位线DBL与二选择栅极线SGD、SGS的交点分别对应一个选择单元T11-T1n、T1D、T21-T2n、T2D。

接着说明存储单元行MR1-MRn、虚拟存储单元行DMR的结构。由于，虚拟存储单元行DMR的结构与存储单元行MR1-MRn的结构相同，在此仅以存储单元行MR1为例做说明，并以一个存储单元M、一个选择单元T为代表说明。如图1B所示，各存储单元M由基底100起依序为介电层102、电荷储存层104、栅间介电层106、控制栅极108、掺杂区110。

控制栅极108例如是设置于基底100上。控制栅极108的材质例如是掺杂多晶硅、金属或金属硅化物等导体材料。而且，控制栅极108可以是由两层或两层以上的导体材料所构成。

电荷储存层104例如是设置于控制栅极108与基底100之间，电荷储存层104的材质包括导体材料(如掺杂多晶硅等)或者电荷陷入材料(如氮化硅等)。

介电层102例如是设置于基底100与电荷储存层104之间，其材质例如是氧化硅。栅间介电层106例如是设置于控制栅极108与电荷储存层104之间。栅间介电层106例如由氧化层/氮化层/氧化层构成。当然栅间介电层106的材质也可以是氧化硅、氮化硅、氮氧化硅或氧化硅/氮化硅等。

掺杂区110例如设置于存储单元M两侧的基底100中。藉由掺杂区110而使这些存储单元M串联连接在一起。

选择单元T由基底100起依序为介电层112、导体层114。

导体层114例如设置于基底100上。导体层114例如是由两层导体层114a、114b所构成。导体层114的材质例如是掺杂多晶硅。

介电层112例如设置于导体层114与基底100之间。介电层112的材质例如是氧化硅。

多个漏极区D例如分别设置于各存储单元行MR1-MRn以及虚拟存储单元行DMR的一侧的基底100中，这些漏极区D例如分别藉由插塞116而电性连接位线BL1～BLn以及虚拟位线DBL。多个源极区S例如分别设置于各存储单元行MR1-MRn以及虚拟存储单元行DMR的另一侧的基底100中。

源极线SL例如设置于存储单元行MR1-MRn以及虚拟存储单元行DMR的源极区S侧的基底100上，在Y方向上延伸并电性连接源极区S。在本实施例中，源极线SL上并未形成任何用以连接至外部电路的插塞，而只利用虚拟存储单元行DMR与虚拟位线DBL作为电流通路。

如图2A所示，存储单元阵列MA例如在X方向上成镜像配置，相邻两个存储单元阵列MA共享漏极区D或源极区S。举例来说，存储单元阵列MA在选择栅极线SGD侧与相邻的存储单元阵列MA共享漏极区D；存储单元阵列MA在选择栅极线SGS侧与相邻的存储单元阵列MA共享源极区S(及源极线)。

在本发明的与非门型非易失性存储器中，由于直接使用虚拟存储单元行DMR与虚拟位线DBL作为连接源极线的电流通路，因此不需要额外的工艺制作源极线插塞。

在本发明的与非门型非易失性存储器中，只需要占用一条虚拟位线的空间作为连接源极线的电流通路，由于不需如已知技术那样至少占用三条虚拟位线的空间制作源极线插塞，因此本发明与已知技术相比，本发明可以节省存储器面积，提高组件集成度。

而且，在本发明的与非门型非易失性存储器中，虚拟存储单元行中的选择单元可作为操控源极线的电路使用，因此不需要额外制作用于操控源极线的电路，可以节省存储器面积，提高组件集成度。

在本发明的与非门型非易失性存储器中，由于不需如已知技术那样至少占用三条虚拟位线的空间制作源极线插塞，因此存储器阵列的图案较为规则，可以提高微影蚀刻工艺的工艺裕度。

上述说明本发明的与非门型非易失性存储器，接着说明本发明的与非门型非易失性存储器的操作方法，其包括程序化、擦除与数据读取等操作模式。就本发明的非易失性存储器的操作方法而言，以下仅提供一较佳实施例作为说明。但本发明的非易失性存储器阵列的操作方法，并不限定于这些方法。其中，图2A示出了对存储器阵列进行程序化操作的一实例的示意图。图2B示出了存储器阵列进行读取操作的一实例的示意图。图2C示出了对所有存储单元进行擦除操作的一实例的示意图。而且，在下述说明中是以图2A至图2C中所示的存储单元M12为实例说明。

请参照图2A，对选定的存储单元行MR1的存储单元M12进行程序化操作时，于存储单元M12所耦接的位线BL1施加电压Vp1，于非选定的位线BL2、BL3～BLn与虚拟位线DBL施加电压Vp2，于选择栅极线SGD施加电压Vp3，于选定的存储单元M12所耦接的字符线WL2上施加电压Vp4，非选定的字符线WL1、WL3～WLx上施加电压Vp5，于选择栅极线SGS施加电压Vp6，以利用信道F-N隧道效应程序化选定的存储单元M12。电压Vp4与电压Vp1的电压差可引发F-N隧道效应，电压Vp 3大于或等于选择单元T11～T1n、T1D的启始电压，电压Vp2可抑制非选定的存储单元行MR2-MRn的选择单元T12～T1n、虚拟存储单元行DMR的选择单元T1D开启，电压Vp5大于或等于存储单元的启始电压，且电压Vp6小于选择单元T21～T2n、T2D的启始电压。

在本实施例中，电压Vp1为0伏特左右；电压Vp2为2.4伏特左右；电压Vp 3为2.4伏特左右；电压Vp4为26伏特左右；电压Vp5为10伏特左右；电压Vp6为0伏特左右。

在进行上述程序化操作时，对于与选定存储单元M12共享字符线WL2的其它非选定存储单元M22、M32、Mn2及虚拟存储单元DM2而言，由于在这些非选定存储单元M22、M32、Mn2及虚拟存储单元DM2所耦接的非选定位线BL2～BLn及虚拟位线DBL施加抑制选择单元T12～T1n、选择单元T1D开启的电压，因此可以抑制非选定存储单元M22、M32、Mn2及虚拟存储单元DM2被程序化。此外，因为非选定的字符线WL1、WL3～WLx施加的电压只是用于打开非选定存储单元的信道，而不足以引发FN隧道效应，所以其它非选定存储单元不会被程序化。

请参照图2B，对选定的存储单元行MR1的选定存储单元M12进行读取操作时，于选定存储单元M12所耦接的位线BL1施加电压Vr1，于选择栅极线SGD施加电压Vr2，于选择栅极线SGS施加电压Vr3，于选定存储单元M12所耦接的字符线WL2上施加电压Vr4，于非选定的字符在线WL1、WL3～WLx施加电压Vr5，以读取选定存储单元M12，其中电压Vr2大于或等于选择单元T11～T1n、T1D的启始电压，电压Vr3大于或等于选择单元T21～T2n、T2D的启始电压，电压Vr 5大于或等于存储单元的启始电压。源极线经由虚拟存储单元行及虚拟位线DBL接地。

在本实施例中，电压Vr1为1.2伏特左右；电压Vr2为5伏特左右；电压Vr3为5伏特左右；电压Vr4为0伏特左右；电压Vr5为6.5伏特左右。

在上述偏压情况下，可藉由侦测存储单元的信道电流大小来判断储存于此存储单元M12中的数字信息。

接着说明本发明NAND(与非门)型非易失性存储器的擦除方法。本发明的擦除方法为对整个NAND(与非门)型非易失性存储单元阵列进行擦除为例作说明。

对存储单元阵列进行擦除操作时，于所有的字符线WL1～WLx施加电压Ve1，并且于基底施加电压Ve2，以利用通道F-N隧道效应擦除存储单元，其中电压Ve1与Ve2的电压差可引发F-N隧道效应。

在本实施例中，电压Ve1为0伏特左右，Ve2为24伏特左右。

上述本发明的擦除方法是以对整个NAND(与非门)型非易失性存储器阵列作擦除为例作说明。当然本发明的NAND(与非门)型非易失性存储单元阵列的擦除操作也可藉由字符线WL1～WLx的控制，而以节区或是区块为单位进行擦除。

在上述操作方法中，本发明的NAND(与非门)型非易失性存储器，由于虚拟存储单元行DMR中的所有虚拟存储单元DM1-DMx不作为存储单元使用，虚拟存储单元DM1-DMx的启始电压极低，因此进行NAND(与非门)型非易失性存储器阵列的操作时，虚拟存储单元DM1-DMx下的通道都处于开启状态，而可以使源极线经由虚拟存储单元行及虚拟位线而连接至外部。

此外，虚拟存储单元行DMR中的选择单元T1D、T2D可作为操控源极线的电路使用，因此不需要额外制作用于操控源极线的电路。

综上所述，在本发明的与非门型非易失性存储器及其操作方法中，由于直接使用虚拟存储单元行DMR与虚拟位线DBL作为连接源极线的电流通路，因此不需要额外的工艺制作源极线插塞，且存储器阵列的图案较为规则，可以提高微影蚀刻工艺的工艺裕度。而且，虚拟存储单元行中的选择单元可作为操控源极线的电路使用，因此不需要额外制作用于操控源极线的电路。此外，本发明只需要占用一条虚拟位线的空间作为连接源极线的电流通路，因此本发明可以节省存储器面积，提高组件集成度。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的前提下可作若干的更动与润饰，因此本发明的保护范围以本申请的权利要求为准。

Claims (10)

1.一种与非门型非易失性存储器，包括多个存储单元阵列，各个存储单元阵列包括：

一第一选择栅极线、多条字符线与一第二选择栅极线，平行设置于一基底上，并往一第一方向延伸；

多条位线与一虚拟位线，平行设置于该基底上，并往一第二方向延伸，该第二方向与该第一方向交错，其中每一所述位线与该第一选择栅极线、所述字符线及该第二选择栅极线的交点对应一存储单元行，该虚拟位线与该第一选择栅极线、所述字符线及该第二选择栅极线的交点对应一虚拟存储单元行；

多个漏极区，分别设置于所述存储单元行与该虚拟存储单元行的一第一侧的该基底中，所述漏极区分别电性连接所述位线与该虚拟位线；

多个源极区，分别设置于该存储单元行与该虚拟存储单元行的一第二侧的该基底中；以及

一源极线，设置于该存储单元行的该第二侧的该基底上，往该第二方向延伸并电性连接所述源极区，其中该虚拟存储单元行及该虚拟位线作为连接该源极线的电流通路。

2.如权利要求1所述的与非门型非易失性存储器，其中每一所述位线与每一所述字符线的交点对应一存储单元。

3.如权利要求1所述的与非门型非易失性存储器，其中每一所述位线与该第一选择栅极线、该第二选择栅极线的交点分别对应一选择单元。

4.如权利要求1所述的与非门型非易失性存储器，其中所述存储单元阵列在该第二方向上呈镜像配置，相邻两所述存储单元阵列共享所述漏极区或所述源极区。

5.一种与非门型非易失性存储器的操作方法，适用于一存储单元阵列，该存储单元阵列包括：一第一选择栅极线、多条字符线与一第二选择栅极线，平行设置于一基底上，并往一第一方向延伸；多条位线与一虚拟位线，平行设置于该基底上，并往一第二方向延伸，该第二方向与该第一方向交错，其中每一所述位线与该第一选择栅极线、所述字符线及该第二选择栅极线的交点对应一存储单元行，该虚拟位线与该第一选择栅极线、所述字符线及该第二选择栅极线的交点对应一虚拟存储单元行；多个漏极区，分别设置于所述存储单元行与该虚拟存储单元行的一第一侧的该基底中，所述漏极区分别电性连接所述位线与该虚拟位线；多个源极区，分别设置于该存储单元行与该虚拟存储单元行的一第二侧的该基底中；以及一源极线，设置于该存储单元行的该第二侧的该基底上，往该第二方向延伸并电性连接所述源极区，其中该虚拟存储单元行及该虚拟位线作为连接该源极线的电流通路，每一所述位线与每一所述字符线的交点对应一存储单元，每一所述位线与该第一选择栅极线的交点分别对应一第一选择单元、每一所述位线与该第二选择栅极线的交点分别对应一第二选择单元，该方法包括：

对选定的该存储单元行的选定的该存储单元进行程序化操作时，于选定的该存储单元所耦接的该位线施加一第一电压，于非选定的所述位线与该虚拟位线施加一第二电压，于该第一选择栅极线施加一第三电压，于选定的该存储单元所耦接的该字符在线施加一第四电压，非选定的所述字符在线施加一第五电压，于该第二选择栅极线施加一第六电压，以利用信道F-N隧道效应程序化选定的该存储单元，其中该第四电压与该第一电压的电压差可引发F-N隧道效应，该第三电压大于或等于该第一选择单元的启始电压，该第二电压可抑制非选定的所述存储单元行的该第一选择单元开启，该第五电压大于或等于所述存储单元的启始电压，且该第六电压小于该第二选择单元的启始电压。

6.如权利要求5所述的与非门型非易失性存储器的操作方法，其中该第一电压为0伏特左右；该第二电压为2.4伏特左右；该第三电压为2.4伏特左右；该第四电压为26伏特左右；该第五电压为10伏特左右；该第六电压为0伏特左右。

7.如权利要求5所述的与非门型非易失性存储器的操作方法，还包括：

对选定的该存储单元行的选定的该存储单元进行读取操作时，于选定的该存储单元所耦接的该位线施加一第七电压，于该第一选择栅极线施加一第八电压，于该第二选择栅极线施加一第九电压，于选定的该存储单元所耦接的该字符在线施加一第十电压，于非选定的所述字符在线施加一第十一电压，以读取选定的该存储单元，其中该第八电压大于或等于该第一选择单元的启始电压，该第九电压大于或等于该第二选择单元的启始电压，该第十一电压大于或等于该存储单元的启始电压，且该源极线经由该虚拟存储单元行及该虚拟位线接地。

8.如权利要求7所述的与非门型非易失性存储器的操作方法，其中该第七电压为1.2伏特左右；该第八电压为5伏特左右；该第九电压为5伏特左右；该第十电压为0伏特左右；该第十一电压为6.5伏特左右。

9.如权利要求5所述的与非门型非易失性存储器的操作方法，还包括：

对所述存储单元进行擦除操作时，于所有的所述字符线施加一第十二电压，并且于该基底施加一第十三电压，以利用信道F-N隧道效应擦除所述存储单元，其中该第十二电压与该第十三电压的电压差可引发F-N隧道效应。

10.如权利要求9所述的与非门型非易失性存储器的操作方法，其中该第十二电压为0伏特左右，该第十三电压为24伏特左右。

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