CN104916316B - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN104916316B
CN104916316B CN201410453807.0A CN201410453807A CN104916316B CN 104916316 B CN104916316 B CN 104916316B CN 201410453807 A CN201410453807 A CN 201410453807A CN 104916316 B CN104916316 B CN 104916316B
Authority
CN
China
Prior art keywords
transistor
memory cell
wordline
layer
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410453807.0A
Other languages
English (en)
Other versions
CN104916316A (zh
Inventor
镰田英行
南稔郁
东辻哲平
佐藤敦祥
米浜敬祐
马场康幸
篠原广
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN104916316A publication Critical patent/CN104916316A/zh
Application granted granted Critical
Publication of CN104916316B publication Critical patent/CN104916316B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

本发明提供一种可以抑制面积增加的半导体存储装置。实施方式的半导体存储装置包括第1、第2存储单元晶体管MT、第1、第2字线WL、第1、第2晶体管(50)、及第1、第2驱动电路(60)。第1存储单元晶体管MT设置在半导体基板上方且包括电荷累积层。第2存储单元晶体管MT设置在第1存储单元晶体管MT的上方且包括电荷累积层。第1、第2字线WL分别与第1、第2存储单元晶体管MT连接。第1、第2驱动电路(60)分别施加各自的电压到第1、第2字线WL。第1、第2晶体管(50)分别将第1、第2字线WL与第1、第2驱动电路(60)之间连接。第1晶体管(50)与第2晶体管(50)的尺寸不同。

Description

半导体存储装置
[相关申请案]
本申请案享受以日本专利申请案2014-52079号(申请日：2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
近年来，已知有三维地排列着存储单元(memory cell)的NAND(Not AND，与非)型闪速存储器。
发明内容
本实施方式提供一种可以抑制面积增加的半导体存储装置。
实施方式的半导体存储装置包括第1、第2存储单元晶体管、第1、第2字线、第1、第2晶体管、及第1、第2驱动电路。第1存储单元晶体管是设置在半导体基板上方且包括电荷累积层。第2存储单元晶体管是设置在第1存储单元晶体管的上方且包括电荷累积层。第1、第2字线分别与第1、第2存储单元晶体管连接。第1、第2驱动电路分别施加各自的电压到第1、第2字线。第1、第2晶体管分别将第1、第2字线与第1、第2驱动电路之间连接。第1晶体管与第2晶体管的尺寸不同。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置的块配置图。
图3是第1实施方式的存储单元阵列的电路图。
图4是第1实施方式的存储单元阵列的剖视图。
图5是表示第1实施方式的字线与对应的存储器孔径的关系的曲线图。
图6是表示第1实施方式的存储器孔的深度与直径的关系的曲线图。
图7是第1实施方式的存储单元晶体管的剖视图。
图8是第1实施方式的行解码器与驱动电路的框图。
图9是表示第1实施方式的字线与对应的晶体管50的尺寸的关系的曲线图。
图10是第1实施方式的数据写入方法的流程图。
图11是表示第1实施方式的能够传输的最大电压相对于晶体管50的尺寸的关系的曲线图。
图12是第1实施方式的从WL驱动器传输到晶体管50的编程电压的时序图。
图13是第1实施方式的传输到字线WL1的编程电压的时序图。
图14是第1实施方式的传输到字线WLn的编程电压的时序图。
图15是表示第1实施方式的NAND串的制造步骤的剖视图。
图16是表示第1实施方式的NAND串的制造步骤的剖视图。
图17是表示第1实施方式的NAND串的制造步骤的剖视图。
图18是第2实施方式的晶体管50的平面图。
图19是第2实施方式的第1例的晶体管50的布局图。
图20是尺寸相同的晶体管50的布局图。
图21是第2实施方式的第2例的晶体管50的布局图。
图22是第2实施方式的第3例的晶体管50的布局图。
图23是第3实施方式的存储单元阵列的剖视图。
图24是第3实施方式的晶体管50与WL驱动器的框图。
图25是表示第3实施方式的字线和与之对应的编程电压及晶体管50的尺寸的关系的曲线图。
图26是第4实施方式的存储单元阵列的剖视图。
图27是表示第4实施方式的字线和与之对应的存储器孔径、编程电压、及晶体管50的尺寸的关系的曲线图。
图28是第5实施方式的存储单元阵列的剖视图。
图29是表示第5实施方式的存储器孔的深度与直径的关系的曲线图。
图30是表示第5实施方式的字线和与之对应的编程电压及晶体管50的尺寸的关系的曲线图。
图31是第6实施方式的第1例的存储单元阵列的剖视图。
图32是第6实施方式的第2例的存储单元阵列的剖视图。
图33是第7实施方式的第1例的存储单元阵列的电路图。
图34是第7实施方式的第1例的存储单元阵列的立体图。
图35是第7实施方式的第1例的存储单元阵列的平面图。
图36是沿着图35中的36-36线的剖视图。
图37是沿着图35中的37-37线的剖视图。
图38是沿着图35中的38-38线的剖视图。
图39是第7实施方式的第2例的存储单元阵列的立体图。
图40是第7实施方式的第2例的存储单元阵列的平面图。
图41是沿着图40中的41-41线的剖视图。
图42是沿着图40中的42-42线的剖视图。
图43是第1至第7实施方式的第1变形例的存储单元阵列的电路图。
具体实施方式
以下，参照附图对实施方式进行说明。在该说明时，在所有图中，对共同的部分标注共同的参照符号。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举存储单元层叠在半导体基板上的三维层叠型NAND型闪速存储器为例进行说明。
1.1关于半导体存储装置的构成
首先，对本实施方式的半导体存储装置的构成进行说明。
1.1.1关于半导体存储装置的整体构成
图1是本实施方式的半导体存储装置的框图。如图所示，NAND型闪速存储器1包括存储单元阵列10、行解码器11(11-1～11-4)、驱动电路12、感测放大器13、电压产生电路14、及控制电路15。
存储单元阵列10包括作为非易失性的存储单元的集合的多个(本例中为4个)块BLK(BLK1～BLK4)。同一块BLK内的数据一次性被删除。块BLK分别包括作为存储单元串接而成的NAND串16的集合的多个(本例中为4个)串单元(string unit)SU(SU1～SU4)。当然，存储单元阵列10内的块数及块BLK内的串单元数为任意。
行解码器11-1～11-4分别与块BLK1～BLK4相对应地设置。而且，选择相对应的 块BLK的行方向。
驱动电路12将数据的写入、读出及删除所需的电压供给至行解码器11。该电压由行解码器11施加到存储单元。
感测放大器13在读出数据时，感测、放大已从存储单元读出的数据。而且，在写入数据时，将写入数据传输到存储单元。
电压产生电路14产生数据的写入、读出及删除所需的电压，并将该电压供给至驱动电路12。
控制电路15控制NAND型闪速存储器整体的动作。
图2是存储单元阵列10与周边电路20的在半导体基板上方的块配置图。周边电路20包括图1所示的行解码器11-1～11-4、驱动电路12、感测放大器13、电压产生电路14、及控制电路15的至少任一个。周边电路20二维地配置在半导体基板的平面上。而且，存储单元阵列10三维地形成在周边电路20的上方，并与周边电路20电连接。
关于存储单元阵列10与周边电路20的配置，例如，记载在名为“半导体存储器器件”的在2012年1月17日申请的美国专利申请案13/351,737号中。该专利申请案的全部内容通过参照而援用在本申请说明书中。
1.1.2关于存储单元阵列10
接下来，对所述存储单元阵列10的构成的详细情况进行说明。图3是块BLK1的电路图。块BLK2～BLK4也具有相同的构成。
如图所示，块BLK1包含4个串单元SU。而且，各串单元SU包含m个(m为自然数)NAND串16。
NAND串16分别包含例如2n个(n为自然数，例如4、8、16、32、64等)存储单元晶体管MT(MT1～MT(2n))、2个选择晶体管ST1、2个选择晶体管ST2、及背栅晶体管BT。另外，选择晶体管ST1与ST2的各个数为任意。背栅晶体管BT也与存储单元晶体管MT同样地，包括包含控制栅极与电荷累积层的层叠栅极。但是，背栅晶体管BT并非用来保持数据，而是在数据的写入及删除时只作为电流路径发挥功能。各2个选择晶体管ST1与ST2分别串接，存储单元晶体管MT及背栅晶体管BT是以其电流路径串接的方式配置在选择晶体管ST1、ST2间。另外，背栅晶体管BT设置在存储单元晶体管MTn与MT(n+1)之间。该串接的一端侧的存储单元晶体管MT1的电流路径连接于选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT(2n)的电流路径连接于选择晶体管ST2的电流路径的一端。
串单元SU1～SU4的各选择晶体管ST1的栅极分别共同连接到选择栅极线SGD1～SGD4，选择晶体管ST2的栅极分别共同连接到选择栅极线SGS1～SGS4。与此相对，位于同一块BLK1内的存储单元晶体管MT1～MT(2n)的控制栅极分别共同连接到字线WL1～WL(2n)，背栅晶体管BT的控制栅极共同连接到背栅线BG(块BLK1～BLK4中分别为BG1～BG4)。
即，字线WL1～WL(2n)及背栅线BG是在同一块BLK1内的多个串单元SU1～SU4间被共同地连接，与此相对，即使在同一块BLK1内，选择栅极线SGD、SGS也针对串单元SU1～SU4中的每一个而独立。
而且，在存储单元阵列10内配置成矩阵状的NAND串16中位于同一行的NAND串16的被串接的2个选择晶体管ST1的电流路径的另一端共同连接到任一位线BL(BL1～BLm)。即，位线BL在多个块BLK间，共同地连接NAND串16。而且，被串接的2个选择晶体管ST2的电流路径的另一端共同连接到源极线SL。源极线SL例如在多个块间，共同地连接NAND串16。
如所述般，位于同一块BLK内的存储单元晶体管MT的数据一次性被删除。与此相对，数据的读出及写入是对任一块BLK的任一串单元SU中的共同连接到任一字线WL的多个存储单元晶体管MT一次性进行。将该单位称为“页”。
接下来，对所述NAND串16的构成的详细情况进行说明。图4是NAND串16的剖视图。
NAND串16成为如图4所示的三维层叠结构，包含依次形成在半导体基板上方的背栅晶体管层L1、存储单元晶体管层L2、选择晶体管层L3、及布线层L4。
背栅晶体管层L1作为背栅晶体管BT发挥功能。存储单元晶体管层L2作为存储单元晶体管MT1～MT(2n)(NAND串16)发挥功能。选择晶体管层L3作为选择晶体管ST1、ST2发挥功能。布线层L4作为源极线SL及位线BL发挥功能。
背栅晶体管层L1包含背栅导电层21。背栅导电层21是以在与半导体基板平行的行方向及列方向二维地扩展的方式形成。背栅导电层21在每一块BLK被分断。背栅导电层21是由例如多晶硅形成。背栅导电层21作为背栅线BG发挥功能。
存储单元晶体管层L2形成在背栅导电层L1的上层。存储单元晶体管层L2包含字线导电层23。字线导电层23是隔着层间绝缘膜层(未图示)而层叠有n层。字线导电层23是在列方向具有规定间距地形成为沿行方向延伸的条状。字线导电层23是由例如多晶硅形成。字线导电层23作为各存储单元晶体管MT1～MT(2n)的控制栅极(字线WL1～WL(2n))发挥功能。
选择晶体管层L3形成在存储单元晶体管层L2的上层。选择晶体管层L3包含导电层27a及27b。导电层27a及27b是隔着层间绝缘膜层而层叠有2层。导电层27a及27b是以在列方向具有规定间距的方式形成为沿行方向延伸的条状。一对导电层27a与一对导电层27b在列方向交替地配置。导电层27a形成在一字线导电层23的上层，导电层27b形成在另一字线导电层23的上层。导电层27a及27b是由例如多晶硅形成。导电层27a作为选择晶体管ST2的栅极(选择栅极线SGS)发挥功能，导电层27b作为选择晶体管ST1的栅极(选择栅极线SGD)发挥功能。导电层27a及27b各设置有2层的原因是为了将选择晶体管ST1及ST2形成为所需的尺寸。即，选择栅极线SGD及SGS必须形成为大于等于一定厚度的膜厚，且其膜厚大于成为字线WL的导电层23。但是，如果增大导电层27a及27b的膜厚，则贯通它们的存储器孔成为锥形状，特性变差。所以，形成膜厚相对较小的各2层导电层27a及27b，利用这2层导电层27a构成选择晶体管ST2，并利用2层导电层27b构成选择晶体管ST1。由此，可以防止由锥形状所致的选择晶体管ST1及ST2的特性变差。由此，在图3的等效电路中，在各NAND串16中记载着2个选择晶体管ST1，但其实质上作为1个晶体管发挥功能，该情况对于选择晶体管ST2来说也一样。
而且，存储单元晶体管层L2及选择晶体管层L3具有存储器孔24。存储器孔24例如贯通导电层27b与字线WL1～WLn而到达至背栅晶体管层L1，而且，另一存储器孔24贯通导电层27a与WL(n+1)～WL(2n)而到达至背栅晶体管层L1。而且，存储器孔24是以在背栅导电层21的列方向的端部附近整合的方式形成。
此外，如图4所示，背栅晶体管层L1、存储单元晶体管层L2、及选择晶体管层L3包含块绝缘层25a、电荷累积层25b、隧道绝缘层25c、及半导体层26。半导体层26作为NAND串16的主体(各晶体管的背栅)发挥功能。
如图4所示，块绝缘层25a是具有规定厚度地形成在面向背栅孔22及存储器孔24的侧壁。电荷累积层25b是具有规定厚度地形成在块绝缘层25a的侧面。隧道绝缘层25c是具有规定厚度地形成在电荷累积层25b的侧面。半导体层26是以与隧道绝缘层25c的侧面接触的方式形成。半导体层26是以填埋背栅孔22及存储器孔24的方式形成。
从行方向观察时，半导体层26形成为U字状。即，半导体层26包含沿相对于半导体基板的表面垂直的方向延伸的一对柱状部26a、及将一对柱状部26a的下端连结的连结部26b。
块绝缘层25a及隧道绝缘层25c是由例如氧化硅(SiO2)形成。电荷累积层25b是由例如氮化硅(SiN)形成。半导体层26是由例如多晶硅形成。这些块绝缘层25a、电荷累积层25b、隧道绝缘层25c、及半导体层26形成作为存储单元晶体管MT发挥功能的 MONOS(MetalOxide Nitride Oxide Silicon，金属氧化氮氧化硅)型晶体管。
如果换种说法对所述背栅晶体管层L1的构成进行说明，则隧道绝缘层25c是以包围连结部26b的方式形成。电荷累积层25b是以包围隧道绝缘层25c的方式形成。块绝缘层25a是以包围电荷累积层25b的方式形成。背栅导电层21是以包围块绝缘层25a的方式形成。
而且，如果换种说法对所述存储单元晶体管层L2及选择晶体管层L3的构成进行说明，则隧道绝缘层25c是以包围柱状部26a的方式形成。电荷累积层25b是以包围隧道绝缘层25c的方式形成。块绝缘层25a是以包围电荷累积层25b的方式形成。字线导电层23、导电层27a及27b是以包围块绝缘层25a的方式形成。
如图4所示，布线层L4形成在选择晶体管层L3的上层。布线层L4包含源极线层28、插塞层29、及位线层30。
源极线层28形成为沿行方向延伸的板状。源极线层28是以与在列方向邻接的一对导电层27a的上表面接触的方式形成。插塞层29是以与导电层27b的上表面接触且沿相对于半导体基板的表面垂直的方向延伸的方式形成。位线层30是在行方向具有规定间距地形成为沿列方向延伸的条状。位线层30是以与插塞层29的上表面接触的方式形成。源极线层28、插塞层29、及位线层30是由例如钨(W)等金属形成。源极线层28作为图1及图3中所说明的源极线SL发挥功能，位线层30作为图1及图3中所说明的位线BL发挥功能。
关于存储单元阵列10的构成，例如，记载在名为“三维层叠非易失性半导体存储器”的在2009年3月19日申请的美国专利申请案12/407,403号中。而且，记载在名为“三维层叠非易失性半导体存储器”的在2009年3月18日申请的美国专利申请案12/406,524号、名为“非易失性半导体存储装置及其制造方法”的在2010年3月25日申请的美国专利申请案12/679,991号、名为“半导体存储器及其制造方法”的在2009年3月23日申请的美国专利申请案12/532,030号中。这些专利申请案的全部内容通过参照而援用在本申请说明书中。
1.1.2.1关于存储器孔24的形状
接下来，对存储器孔24的形状、形成在字线WLi(i为1～2n的任意的编号)的存储器孔24的直径Di、及存储单元晶体管MTi的尺寸的关系进行说明。图5是表示字线WL与对应的存储器孔24的直径D的关系的曲线图，图6是表示存储器孔24的深度与直径的关系的曲线图。
如图4所示，存储器孔24不具有侧壁相对于半导体基板平面的倾斜角度为90度的垂直形状，而成为倾斜角度小于等于90度的形状(此处称为锥形状)。所以，如图5所示，形成在位于上层的字线WL的存储器孔24与形成在位于下层的字线WL的存储器孔24相比，其直径D较大。更具体来说，如果着眼于形成在字线WL1～WLn的存储器孔24，则D1＞D2＞…＞Dn的关系成立。同样地，如果着眼于形成在字线WL(n+1)～WL(2n)的存储器孔24，则成为D(n+1)＜D(n+2)＜…＜D(2n)的关系。而且，如图6所示，形成在例如如字线WL1与WL(2n)般位于同一层的字线WL的存储器孔24的直径D相互成为相同(或者大致相同)的大小。而且，位于越下层的层，则存储器孔24的直径D越小。
而且，存储单元晶体管MT的尺寸依存于存储器孔24的直径D。本说明书中叙述的所谓存储单元晶体管MT的尺寸，例如，可以是由字线WL的厚度与形成在字线WL的存储器孔24的圆周决定的存储器孔24的表面积、由字线WL的厚度与存储单元晶体管MT的电荷累积层25b的厚度及圆周决定的电荷累积层25b的体积、或者由字线WL的厚度与存储单元晶体管MT的半导体层26的直径决定的半导体层26的体积等。在任一情况下，只要字线WL的厚度在各层相同，则存储单元晶体管MT的尺寸是由存储器孔24的直径D(＝存储器孔的圆周)决定。图7是存储单元晶体管MT1及MTn的剖视图。如图所示，D1＞Dn，所以，存储单元晶体管MT1与MTn的尺寸TS1及TSn也具有TS1＞TSn的关系。即，存储器孔24的直径D越小，则存储单元晶体管MT的尺寸越小。
1.1.3关于行解码器11
接下来，对行解码器11的构成进行说明。行解码器11-1～11-4分别与块BLK1～BLK4相关联地设置，是为了将块BLK1～BLK4设为选择或者非选择而设置。图8表示行解码器11-1及驱动电路12的构成。另外，行解码器11-2～11-4的构成也与行解码器11-1相同。
如图所示，行解码器11-1包括块解码器40以及高耐压n沟道MOS(Metal OxideSemiconductor，金属氧化物半导体)晶体管50(50-1～50-2n)、51(51-1～51-4)、52(52-1～52-4)、53(53-1～53-4)、54(54-1～54-4)及55。
1.1.3.1关于块解码器40
首先，对块解码器40进行说明。块解码器40对块地址BA进行解码。然后，根据其结果决定信号线TG及信号线RDECADn的逻辑电平，控制晶体管50～55的接通/断开状态。
在数据的写入、读出及删除时，块地址与该块BLK1一致的情况下，块解码器40对信号线TG施加“H(high，高)”电平，并对信号线RDECADn施加“L(low，低)”电 平(例如0V)。另一方面，当块地址与该块BLK1不一致时，块解码器40对信号线TG施加“L”电平(例如0V)，并对信号线RDECADn施加“H”电平。
1.1.3.2关于晶体管50
接下来，对晶体管50进行说明。晶体管50用来对选择块BLK的字线WL传输电压。晶体管50-1～50-2n的电流路径的一端分别连接于对应的块BLK1的字线WL1～WL(2n)，另一端分别连接于信号线CG1～CG(2n)，栅极共同连接到信号线TG。
所以，在例如与选择块BLK1对应的行解码器11-1中，晶体管50-1～50-2n设为接通状态，字线WL1～WL(2n)连接于信号线CG1～CG(2n)。另一方面，在与非选择块BLK2～BLK4对应的行解码器11-2～11-4中，晶体管50-1～50-2n设为断开状态，字线WL1～WL(2n)从信号线CG1～CG(2n)分离。
而且，如图8所示，晶体管50-1～50-2n具有互不相同的晶体管尺寸。本说明书中叙述的所谓晶体管尺寸，例如，是指晶体管的由决定栅极尺寸的栅极长度L与栅极宽度W的积(L×W)所决定的面积。而且，晶体管50-1～50-2n的栅极长度L与栅极宽度W的任一者或者两者互不相同。图9是表示字线WL与和各字线WL对应的晶体管50的晶体管尺寸的关系的曲线图。如图所示，如果着眼于与字线WL1～WLn对应的晶体管50-1～50-n，则这些晶体管尺寸TS1～TSn存在TS1＞TS2＞…＞TSn的关系。而且，如果着眼于与字线WL(n+1)～WL(2n)对应的晶体管50-(n+1)～50-2n，则这些晶体管尺寸TS(n+1)～TS(2n)存在TS(2n)＞TS(2n-1)＞…＞TS(n+1)的关系。
即，晶体管50中与所形成的存储器孔24的直径D越大的字线WL对应的晶体管，其晶体管尺寸也越大。换句话说，电流驱动力(电压传输能力)越高。
1.1.3.3关于晶体管51、52
接下来，返回到图8，对晶体管51、52进行说明。晶体管51-1～51-4、52-1～52-4用来对选择栅极线SGD传输电压。晶体管51-1～51-4的各电流路径的一端连接于对应的BLK1的选择栅极线SGD1～SGD4，另一端连接于信号线SGDD1～SGDD4，栅极共同连接到信号线TG。而且，晶体管52-1～52-4的各电流路径的一端连接于选择栅极线SGD1～SGD4，另一端连接于节点SGD_COM，栅极共同连接到信号线RDECADn。节点SGD_COM是例如0V等将选择晶体管ST1设为断开状态的电压。
所以，在例如与选择块BLK1对应的行解码器11-1中，晶体管51-1～51-4设为接通状态，晶体管52-1～52-4设为断开状态。由此，选择块BLK1的选择栅极线SGD1～SGD4连接于信号线SGDD1～SGDD4。
另一方面，在与非选择块BLK2～BLK4对应的行解码器11-2～11-4中，晶体管 51-1～51-4设为断开状态，晶体管52-1～52-4设为接通状态。由此，非选择块BLK2～BLK4的选择栅极线SGD1～SGD4连接于节点SGD_COM。
1.1.3.4关于晶体管53、54
晶体管53、54用来对选择栅极线SGS传输电压，其连接及动作与在晶体管51、52中将选择栅极线SGD更换为选择栅极线SGS所得者等效。
即，在与选择块BLK1对应的行解码器11-1中，晶体管53-1～53-4设为接通状态，晶体管54-1～54-4设为断开状态。另一方面，在与非选择块BLK2～BLK4对应的行解码器11-2～11-4中，晶体管53-1～53-4设为断开状态，晶体管54-1～54-4设为接通状态。
1.1.3.5关于晶体管55
接下来，对晶体管55进行说明。晶体管55用来对背栅线BG传输电压。晶体管55的电流路径的一端连接于对应的块BLK1的背栅线BG1，另一端连接于信号线BGD，栅极共同连接到信号线TG。
所以，在与选择块BLK1对应的行解码器11-1中，晶体管55设为接通状态，在与非选择块BLK2～BLK4对应的行解码器11-2～11-4中，晶体管55设为断开状态。
1.1.4关于驱动电路12
接着，对图8所示的驱动电路12的构成进行说明。驱动电路12是对信号线CG1～CG(2n)、SGDD1～SGDD4、SGSD1～SGSD4、及BGD的各个传输数据的写入、读出及删除所需的电压。
驱动电路12包括WL驱动器60(60-1～60-2n)、SGD驱动器61(61-1～61-4)、SGS驱动器62(62-1～62-4)、BG驱动器64、及电压驱动器63。
1.1.4.1关于电压驱动器63
首先，对电压驱动器63进行说明。电压驱动器63传输块解码器40及WL驱动器60中使用的电压。所传输的电压在电压产生电路14内产生。
在数据写入(编程)时从电压驱动器63传输的电压是例如VPGM、VPGMH、VPASS、及VISO。VPGM是传输到选择字线WL的高电压。VPGMH是大于VPGM的电压，在经由块解码器40将行解码器的晶体管50、51、53、55设为接通状态时施加到各栅极。VPASS是传输到非选择字线WL的电压，且是无关于保持数据而将存储单元晶体管MT设为接通状态的电压。VISO是传输到非选择字线WL的电压，且是无关于保持数据而将存储单元晶体管MT设为断开状态的电压。
在读入数据时从电压驱动器63传输的电压是VREAD、VREADH、及VCGRV。 VREAD是传输到非选择字线WL的电压，且是无关于保持数据而将存储单元晶体管MT设为接通状态的电压。VREADH是大于VREAD的电压，在经由块解码器40将行解码器的晶体管50、51、53、55设为接通状态时施加到各栅极。VCGRV是传输到选择字线WL的高电压。
1.1.4.2关于WL驱动器60
接下来，对WL驱动器60进行说明。WL驱动器60-1～60-2n分别对信号线CG1～CG(2n)(字线WL1～WL(2n))传输所需的电压。
在与选择字线WL对应的WL驱动器60，在编程时，将电压VPGM传输到对应的信号线CG。而且，在读出时，将电压VCGRV传输到对应的信号线CG。而且，这些电压经由晶体管50的电流路径而被传输到选择字线WL。
而且，在与非选择字线WL对应的WL驱动器60，在编程时，选择电压VPASS或电压VISO，并传输到对应的信号线CG。而且，在读出时，将电压VREAD传输到对应的信号线CG。而且，这些电压经由晶体管50的电流路径而被传输到非选择字线WL。
另外，也可以在各块BLK间共用CG1～CG(2n)。即，属于4个块BLK1～BLK4的各个的4根字线WL1也可以经由对应的行解码器11-1～11-4的晶体管50-1而由同一WL驱动器60-1驱动。其他信号线CG1～CG(2n)也一样。
1.1.4.3关于SGD驱动器61
接下来，对SGD驱动器61进行说明。SGD驱动器61-1～61-4分别对信号线SGDD1～SGDD4(选择栅极线SGD1～SGD4)传输所需的电压。
在与连接于包含选择字线WL的NAND串16的选择栅极线SGD对应的SGD驱动器61，将电压VSGD传输到对应的信号线SGDD。电压VSGD是在读出时使选择晶体管ST1接通的电压(在写入时，根据写入数据使其接通)。另一方面，除此以外的SGD驱动器61是将例如0V传输到信号线SGDD。
1.1.4.4关于SGS驱动器62
接下来，对SGS驱动器62进行说明。SGS驱动器62-1～62-4分别对信号线SGSD1～SGSD4(选择栅极线SGS1～SGS4)传输所需的电压。在读出时，在与连接于包含选择字线WL的NAND串16的选择栅极线SGS对应的SGS驱动器62，将电压VSGS传输到对应的信号线SGSD。电压VSGS是使选择晶体管ST2接通的电压。另一方面，除此以外的SGS驱动器62是将例如0V传输到信号线SGSD。写入时也一样。
1.1.4.5关于BG驱动器64
接下来，对BG驱动器64进行说明。BG驱动器64在写入时将电压VPASS(或VISO) 传输到背栅线BG，在读出时将电压VREAD传输到背栅线BG。
1.2关于数据的写入动作
接下来，以晶体管50与WL驱动器60的动作为中心，对所述构成的NAND型闪速存储器的写入动作进行说明。
1.2.1关于数据的写入动作的整个流程
首先，利用图10简单地对数据的写入动作的流程进行说明。图10是表示写入动作的流程的流程图。
数据的写入是对任一串单元SU内的连接于同一字线WL的所有存储单元晶体管MT(1页)一次性进行。在本说明书中，将如下动作称为“编程”：对控制栅极与沟道之间赋予电位差而向电荷累积层注入电荷，由此使存储单元晶体管MT的阈值上升。通过多次执行该编程，存储单元晶体管MT的阈值上升到所期望的值，进行数据的写入动作。
首先，控制电路15接收到写入命令时，进行设置(步骤S10)。即，命令电压产生电路14启动电路。电压产生电路14响应控制电路15而产生VPGMH、VPGM、VPASS(及VISO)。
然后，对感测放大器13传输写入数据，此外，从感测放大器13对各位线BL传输写入数据(步骤S11)。换句话说，感测放大器13将与写入数据对应的电压施加到各位线BL。
然后，进行编程(步骤S12)。以选择图4所示的块BLK1的串单元SU1的字线WL3的情况为例，对编程动作的详细情况进行说明。
首先，在行解码器11-1中，块解码器40对信号线TG输出“H”电平(VPGMH)。由此，晶体管50-1～50-2n成为接通状态。在该状态下，与选择字线WL3对应的WL驱动器60-3经由信号线CG3将VPGM传输到晶体管50-3。晶体管50-3根据其晶体管尺寸控制VPGM的值，并传输到字线WL3。而且，分别从WL驱动器60-1、60-2、60-4～60-2n经由信号线CG1、CG2、CG4～CG(2n)与晶体管50-1、50-2、50-4～50-2n对非选择字线WL1、WL2、WL4～WL(2n)传输VPASS(或VISO)。
而且，根据写入数据，选择晶体管ST1成为接通或断开状态。在选择晶体管ST1设为接通状态的情况下，传输到位线BL的写入数据被传输到连接于选择字线WL3的存储单元晶体管MT3，在存储单元晶体管MT3数据被编程。
接着，进行检验(步骤S13)。所谓检验，是指编程之后，从存储单元晶体管MT读出数据，判定是否已写入所期望的数据的处理。然后，在还没有写入所期望的数据的情况下，重复进行步骤S12的编程。以下，将判定存储单元晶体管MT的阈值电压充分上 升而已写入所期望的数据的状态称为“通过(pass)检验”，将判定阈值电压的上升不充分而还没有完成数据的写入的状态称为“没有通过(fail)检验”。
如果没有通过检验，则返回至步骤S12，再次进行编程。然后，通过重复进行所述编程而所有选择胞通过检验时(步骤S14、是(YES))，进行恢复(步骤S15)，从而数据的写入结束。
1.2.2关于编程电压
对所述步骤S12中传输到选择字线WL的编程电压VPGM详细进行说明。图11是表示能够传输的最大电压相对于晶体管50的尺寸的关系的曲线图。
如图所示，尺寸够大的晶体管50，电压传输能力也较高，因此，可以将从WL驱动器60传输的编程电压VPGM直接传输到对应的字线WL。与此相对，尺寸较小的晶体管50，电压传输能力较低，因此，能够传输的最大电压根据其晶体管尺寸而受到限制。换句话说，晶体管50调节从WL驱动器60传输的编程电压VPGM，而传输到对应的字线WL。即，传输到字线WL的编程电压VPGM根据晶体管50的尺寸进行控制。例如，如果是图9的例子，则晶体管50的尺寸TS1～TSn存在TS1＞TS2＞…＞TSn的关系，因此，对于能够传输到字线WL1～WLn的编程电压VPGM1～VPGMn的最大值，VPGM1＞VPGM2＞…＞VPGMn的关系成立。
图12是表示编程次数与从WL驱动器60传输到晶体管50的编程电压VPGM的关系的曲线图。图13是表示编程次数与从晶体管50-1传输到字线WL1的编程电压VPGM的关系的曲线图，图14是表示编程次数与从晶体管50-n传输到字线WLn的编程电压VPGM的关系的曲线图。例如如图12所示，每当没有通过检验时，WL驱动器60便使传输的编程电压VPGM升高。
这样一来，如图13所示，晶体管50-1因尺寸较大而将从WL驱动器60-1传输的编程电压VPGM直接传输到字线WL1。与此相对，在尺寸较小的晶体管50-n，传输到字线WL的电压的大小在VPGMn饱和。即，如图14所示，从某时点起晶体管50-n不使编程电压升高，而将固定值VPGMn传输到字线WL。换句话说，所供给的电压由晶体管50-n进行控制，进行控制后所得的电压被传输到字线WL。
1.3本实施方式的效果
如所述般，在三维层叠型存储单元阵列中，存储单元晶体管MT的尺寸根据形成对应的字线WL的层而不同。其结果，存储单元晶体管MT的特性根据层而不同。
像这样存储单元晶体管MT的尺寸根据层而不同的原因在于其制造方法。利用图15至图17对三维层叠型存储单元阵列的制造方法进行说明。图15至图17是依次表示存 储单元阵列的制造步骤的剖视图。
首先，如图15所示，在未图示的背栅层L1上，交替地层叠多层字线导电层23与绝缘膜31，此外，在其上层层叠2层导电层27。此处，绝缘膜31是例如氧化硅(SiO2)。
接着，如图16所示，将多层字线导电层23与导电层27图案化。其结果，利用导电层23而形成字线WL，利用导电层27而形成选择栅极线SGD及SGS。接着，将绝缘膜埋入图案化步骤中产生的狭缝32内。
接着，如图17所示，通过光刻技术与刻蚀技术，形成存储器孔24。存储器孔24贯通选择栅极线SGD及SGS、多根字线WL、及绝缘膜31而到达至未图示的背栅晶体管。
然后，如图4所示，在存储器孔24内部形成绝缘层25a～25c及半导体层26，接着，依次形成源极线SL、插塞层29、及位线BL。
如果是本方法，则如利用图17所说明般，存储器孔24是通过一次性刻蚀多根字线层而形成。尤其是，在三维层叠型存储器中，可以通过增加存储单元晶体管MT的层叠数来提升集成度。而且，越是增加存储单元晶体管MT的层叠数，存储器孔24变得越深。所以，表示存储器孔24的开口径与高度的比的深宽比(＝[存储器孔高度]/[存储器孔开口径])有时大于等于20。如果深宽比变大，则难以将存储器孔24形成为垂直形状。即，如图17所示，存储器孔24具有锥形状。而且，存储器孔24具有锥形状的结果是，越下层的存储单元晶体管MT的尺寸越小，越上层的存储单元晶体管MT的尺寸越大。而且，因该尺寸的差异，存储单元晶体管MT的特性根据层而不同。更具体来说，尺寸越大的存储单元晶体管MT越难将数据编程，需要越高的编程电压VPGM。相反，尺寸越小的存储单元晶体管MT越容易将数据编程，以越低的编程电压VPGM写入数据。
根据这一点，如果是本实施方式的构成，则根据存储器孔24的大小，改变传输晶体管50的尺寸。更具体来说，对因存储器孔24较大而尺寸变大的上层的存储单元晶体管MT传输电压的晶体管50，其尺寸较大。即，电流驱动力较大，而能够传输更高的电压。相反，对因存储器孔24较小而尺寸变小的下层的存储单元晶体管MT传输电压的晶体管50，其尺寸较小。即，电流驱动力较小，而传输调节电压VPGM后所得的较低的电压。
其结果，与位于上层而难以将数据编程的存储单元晶体管MT对应的晶体管50，电流驱动力较高，将更高的电压传输到字线WL。另一方面，与位于下层而易于将数据编程的存储单元晶体管MT对应的晶体管50，电流驱动力较低，调节从WL驱动器60供给的电压VPGM，将更低的电压传输到字线WL。
像这样，配合存储单元晶体管MT的尺寸，将传输晶体管50的尺寸最佳化。所以， 不需要无谓地增大晶体管50的尺寸，而能够使NAND型闪速存储器1小型化。
而且，如所述般，存储单元晶体管MT通过在半导体基板的垂直方向层叠多层，而可以抑制面积增加，并且可以增大存储器容量。与此相对，行解码器11等周边电路20如利用图2所说明般，二维地配置在半导体基板上。
这样一来，如果存储器容量增大，则相应地，周边电路20的尺寸也变大。而且，尽管抑制了存储单元阵列10的面积增加，但因周边电路20的大型化，NAND型闪速存储器1的尺寸变大。
但是，如果是本实施方式，则以必要最小限度的尺寸形成行解码器11内的晶体管50。所以，可以抑制行解码器11的大型化而使NAND型闪速存储器1小型化。同时，可以使晶体管50的尺寸最佳化(缩小)，所以，其寄生电容及寄生电阻也可以最佳化(减小)。由此，可以实现行解码器11的高速动作。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置进行说明。本实施方式与所述第1实施方式中的晶体管50的布局相关。以下，仅对与第1实施方式不同的方面进行说明。
2.1关于布局的第1例
首先，对布局的第1例进行说明。本例是将晶体管50的栅极宽度W最佳化而获得的。图18是晶体管50的平面图。如图所示，在设置在半导体基板的各活性区域上形成着例如2个晶体管50，它们共有源极或漏极。设置在同一活性区域上的2个晶体管50相互对应于同一字线WL且对应于不同的块BLK。即，例如分别对应于BLK1及BLK2的行解码器11-1及11-2的晶体管50-1形成在同一活性区域上。而且，源极及漏极中所共有的任一个连接于WL驱动器60，另一个连接于对应的块BLK的字线WL。
而且，图19是本例的行解码器11-1及11-2的平面图，尤其表示晶体管50的布局。如图所示，晶体管50的尺寸根据其栅极宽度W进行控制。即，在晶体管50的尺寸有图9所示的关系的情况下，晶体管50-1～50-n的栅极宽度W1～Wn具有W1＞W2＞…＞Wn的关系，晶体管50-(n+1)～50-2n的栅极宽度W(n+1)～W(2n)具有W(n+1)＜W(n+2)＜…＜W(2n)的关系。
而且，在本例中，按照晶体管尺寸的大小排列晶体管50，越是位于附图的左侧的晶体管50，栅极宽度W越大，越是位于右侧的晶体管50，栅极宽度W越小。但是，该关系也可以相反。
此处，作为比较例，将晶体管尺寸全部相同的情况下的布局图示在图20。如果将本例的图19的布局中配置晶体管50的区域的面积设为A1，并将比较例的图20中配置晶 体管50的区域的面积设为B1，则有A1＜B1的关系。即，根据本例，通过缩短栅极宽度W，可以将面积缩小(B1-A1)。
2.2关于布局的第2例
接下来，对布局的第2例进行说明。本例是将晶体管50的栅极长度L最佳化而获得的。
图21是本例的行解码器11-1及11-2的平面图，尤其表示晶体管50的布局。如图所示，晶体管50的尺寸根据其栅极长度L进行控制。即，在晶体管50的尺寸有图9所示的关系的情况下，晶体管50-1～50-n的栅极长度L1～Ln具有L1＞L2＞…＞Ln的关系，晶体管50-(n+1)～50-2n的栅极长度L(n+1)～L(2n)具有L(n+1)＜L(n+2)＜…＜L(2n)的关系。
而且，在本例中，晶体管50-1～50-n以如下方式配置：越是位于附图的左侧的晶体管50，栅极长度L越大，越是位于右侧的晶体管50，栅极长度L越小。与此相对，晶体管50-(n+1)～50-2n以如下方式配置：越是位于附图的左侧的晶体管50，栅极长度L越小，越是位于右侧的晶体管50，栅极长度L越大。但是，该关系也可以相反。
如果将本例的图21的布局中配置晶体管50的区域的面积设为A2，并与图20的区域B1进行比较，则有A2＜B1的关系。即，根据本例，通过缩短栅极长度L，可以将面积缩小(B1-A2)。
2.3关于布局的第3例
接下来，对布局的第3例进行说明。在本例中，组合所述第1例与第2例，将晶体管50的栅极宽度W与栅极长度L这两者最佳化。
图22是本例的行解码器11-1及11-2的平面图，表示晶体管50的布局。根据本例，晶体管50-1～50-n具有W1＞W2＞…＞Wn及L1＞L2＞…＞Ln的关系，晶体管50-(n+1)～50-2n具有W(2n)＞W(2n-1)＞…＞W(n+1)及L(2n)＞L(2n-1)＞…＞L(n+1)的关系。而且，晶体管50-1～50-n在某方向依序排列，晶体管50-(n+1)～50-2n在相反方向依序排列。其结果，可以在栅极长度方向及栅极宽度方向这两个方向缩小行解码器11的尺寸。
2.4本实施方式的效果
如所述般，第1实施方式中所说明的晶体管50能够以本实施方式中所说明的步局图案最佳化。由此，可以缩小行解码器11的面积。
3.第3实施方式
接下来，对第3实施方式的半导体存储装置进行说明。本实施方式是在所述第1及第2实施方式中以多根字线为单位(将其称为区)改变晶体管50的尺寸。以下，仅对与第1及第2实施方式不同的方面进行说明。
3.1关于存储单元阵列10的区ZN划分
图23是本实施方式的NAND串16的剖视图。如图所示，在本实施方式中，字线WL1～WL(2n)划分成例如3个区而加以管理。存储器孔24的直径D较大的上层的字线WL1、WL2、WL(2n-1)、及WL(2n)属于区ZN1，存储器孔24的直径D为中间程度的中间层的字线WL3～WL(n-3)及WL(n+4)～WL(2n-2)属于区ZN2，存储器孔24的直径D较小的下层的字线WL(n-2)～WL(n+3)属于区ZN3。
3.2关于晶体管50的区ZN划分
图24是对本实施方式的行解码器11与驱动电路12抽出晶体管50与WL驱动器60所得的图。晶体管50属于与对应的字线WL相同的区。即，晶体管50-1、50-2、50-(2n-1)、及50-2n属于区ZN1，晶体管50-3～50-(n-3)及50-(n+4)～50-(2n-2)属于区ZN2，晶体管50-(n-2)～50-(n+3)属于区ZN3。
图25是表示字线WL和与之对应的晶体管50的尺寸及能够传输的最大编程电压的关系的曲线图。
如图所示，属于同一区的晶体管50具有相同的晶体管尺寸，能够传输的最大编程电压也相同。晶体管尺寸及编程电压的大小如第1及第2实施方式中所述，依存于对应的存储器孔的尺寸。
3.3本实施方式的效果
在本实施方式的构成的情况下，能够传输的最大编程电压VPGM及晶体管50的尺寸是以区为单位改变。由此，可以使晶体管50的布局设定更简单。此外，如果是本实施方式的构成，则可获得与所述第1及第2实施方式相同的效果。
4.第4实施方式
接下来，对第4实施方式的半导体存储装置进行说明。本实施方式表示在所述第1至第3实施方式中分2个步骤形成存储器孔24的情况。以下，仅对与第1实施方式不同的方面进行说明。
4.1关于存储单元阵列10的构成
图26是本实施方式的NAND串16的剖视图。如图所示，本实施方式的NAND串16包含例如16个(8层)存储单元晶体管。当然，该数量只是一例，也可以是32个(16层)或64个(32层)等。而且，存储器孔24是利用2个步骤而形成。一存储器孔24a具有从上层贯通字线WL5～WL8的锥形状，另一存储器孔24a具有从上层贯通字线WL12～ WL9的锥形状。而且，一存储器孔24b具有从上层贯通选择栅极线SGD与字线WL1～WL4的锥形状，另一存储器孔24b具有从上层贯通选择栅极线SGS与字线WL16～WL13的锥形状。存储器孔24a与24b的半导体层26相互连接，但块绝缘膜25a、电荷累积层25b、及隧道绝缘层25c可以在字线WL4与WL5之间、及WL12与WL13之间不连续。
4.2关于存储器孔的形成方法
对存储器孔24的形成方法进行说明。首先，在已形成字线WL5～WL12的阶段，形成第1存储器孔24a。然后，在第1存储器孔24a内依次形成块绝缘层25a、电荷累积层25b、及隧道绝缘层25c，此外，形成半导体层26。由此，第1存储器孔24a被埋入。
接着，形成字线WL1～WL4、WL13～WL16、选择栅极线SGD、SGS，然后形成第2存储器孔24b。然后，与第1存储器孔24a同样地，利用块绝缘层25a、电荷累积层25b、隧道绝缘层25c、及半导体层26埋入第2存储器孔24b。第2存储器孔24b是以其底部到达至第1存储器孔24a的上表面的方式形成。而且，因存储器孔24a与24b具有锥形状，所以，第2存储器孔24b的底面的直径小于第1存储器孔24a的上表面的直径。
4.3关于晶体管50
图27是表示字线WL1～WL16和与它们对应的存储器孔24的直径D、能够传输的最大编程电压VPGM、晶体管50的尺寸的关系的曲线图。
如图所示，如果着眼于字线WL1～WL4，则存储器孔的直径D1～D4有D1＞D2＞D3＞D4的关系。所以，电压VPGM1～VPGM4有VPGM1＞VPGM2＞VPGM3＞VPGM4的关系，晶体管50-1～50-4的尺寸TS1～TS4成为TS1＞TS2＞TS3＞TS4的关系。同样地，关于字线WL5～WL8，存储器孔的直径D5～D8的大小也成为D5＞D6＞D7＞D8的关系。所以，电压VPGM5～VPGM8有VPGM5＞VPGM6＞VPGM7＞VPGM8的关系，晶体管50-5～50-8的尺寸TS5～TS8成为TS5＞TS6＞TS7＞TS8的关系。WL9～WL16的情情况也一样。
4.4本实施方式的效果
如第1实施方式中所说明般，三维层叠型NAND型闪速存储器越是增加字线层数，越是能够提升集成度。但是，另一方面，存储器孔的深度变深而深宽比增大。如果深宽比增大，则难以形成存储器孔，而容易产生存储器孔的开设不良。
与此相对，在本实施方式的构成的情况下，分多个步骤将存储器孔开口，由此，可以防止开设不良。所以，可以提升字线的集成度。所以，可以将半导体存储装置高集成化。此外，如果是本实施方式的构成，则获得与所述第1至第3实施方式相同的效果。 另外，在本例中，以利用2个步骤形成存储器孔24的情况为例进行了说明，但也可以大于等于3个步骤。
5.第5实施方式
接下来，对第5实施方式的半导体存储装置进行说明。本实施方式与在第1至第4实施方式中存储器孔24的形状具有弓形状的情况相关。以下，仅对与第1至第4实施方式不同的方面进行说明。
5.1关于存储单元阵列10的构成
图28是本实施方式的NAND串16的剖视图。如图所示，本实施方式的NAND串16包含例如16个存储单元晶体管。而且，存储器孔24具有弓形状。图29是表示存储器孔24的直径D与其深度的关系的曲线图。如图所示，弓形状的情况，即，存储器孔24具有在中间的高度具有最大径，而且随着趋往上端及下端而其直径变小的形状。
5.2关于晶体管50
图30是表示字线WL1～WL16和与它们对应的晶体管50的尺寸及晶体管50能够传输的最大编程电压的关系的曲线图。如图所示，与所述实施方式同样地，贯通对应的字线WL的存储器孔24的直径越大，则晶体管50的尺寸越大。而且，如果是本实施方式，则中间层的字线WL4及WL13所对应的晶体管50以最大尺寸形成，在上层及下层的字线WL1、WL8、WL9、及WL16晶体管尺寸形成得较小。能够传输的最大电压也一样。
5.3本实施方式的效果
存储器孔24的形状根据存储器孔开口时的加工特性而成为各种形状。而且，所述实施方式也可以应用于各种形状的存储器孔24，且获得相同的效果。
6.第6实施方式
接下来，对第6实施方式的半导体存储装置进行说明。本实施方式是在第1至第5实施方式中将存储单元阵列10的构成变形而获得的。以下，仅对与第1至第5实施方式不同的方面进行说明。
6.1关于存储单元阵列10的构成的第1例
图31是本实施方式的第1例的存储单元阵列10的沿着位线方向的剖视图，与第1实施方式中所说明的图4对应。
如图所示，NAND串16也可以不是如图4中所说明般的U字型的形状，而是1根柱状的形状。在该情况下，如图31所示，在半导体基板(未图示)的上方形成源极线层28，在该源极线层28上形成多个柱状的半导体层34及26。然后，在半导体层34及26 的周围，从下方起依序形成选择晶体管ST2、字线WL8～WL1(存储单元晶体管MT8～MT1)、及选择晶体管ST1，此外，形成位线层30。在本构成的情况下，不需要背栅晶体管BT。
在图31中，贯通字线WL1～WL8的存储器孔24的直径D1～D8具有D1＞D2＞…＞D8的关系。所以，对应的存储单元晶体管MT1～MT8的尺寸TS1～TS8也成为TS1＞TS2＞…＞TS8的关系。
而且，晶体管50的尺寸也根据存储单元晶体管MT的大小来设定。即，以如下方式形成：与贯通的存储器孔24越大的字线WL对应的晶体管50，其尺寸形成得越大，能够传输的最大电压越大。
6.2关于存储单元阵列10的构成的第2例
图32是本实施方式的第2例的存储单元阵列10的沿着位线方向的剖视图，与第1例相同，与第1实施方式中所说明的图4对应。
在第2例中，NAND串16也可以形成在例如p型井区域70上。在井区域70上形成半导体层34a。而且，在井区域70内形成n+型杂质扩散层71及p+型杂质扩散层72。而且，在扩散层71上形成接触插塞73，并以与接触插塞73连接的方式形成源极线层28。而且，在扩散层72上形成接触插塞74，并以与接触插塞74连接的方式形成井线层75。井线CPWELL是用来对井区域70赋予电位的布线。源极线层28与井线层75例如与位线层30形成在同一层。
而且，在块BLK内，选择栅极线SGS被共同地连接。选择晶体管ST2的栅极绝缘膜33a不仅形成在半导体层34a的侧面，也形成在井区域70上，在串单元SU间被共同地连接。此外，选择晶体管ST2的导电层27a埋入邻接的半导体层34a间的区域，并形成至扩散层71附近。
根据本构成，选择晶体管ST2作为4端子器件(栅极、源极、漏极、基板)发挥功能。而且，可以利用井线CPWELL对井区域70及半导体层26赋予电压。所以，通过对井线CPWELL赋予正电压，并对字线WL赋予0V或负电压，可以通过FN隧穿(Fowler-Nordheim Tunneling，福勒-诺德汉穿隧)删除数据。
而且，在读出数据时，选择晶体管ST2的沟道不仅形成在半导体层34a侧面，也沿着栅极绝缘膜33a形成在井区域70的表面。由此，各NAND串16的电流路径经由扩散层71及接触插塞73而与源极线SL电连接。所以，井区域70与导电层27a之间的栅极绝缘膜33a的膜厚设为和半导体层34a与导电层27a之间的栅极绝缘膜33a的膜厚同等程度。
图32的情况下，也与图31同样地，越上层的存储单元晶体管MT的晶体管尺寸越大。而且，晶体管50的尺寸也一样。
6.4本实施方式的效果
如所述般，第1至第5实施方式也可以应用于具有本实施方式的结构的NAND型闪速存储器。
7.第7实施方式
接下来，对第7实施方式的半导体存储装置进行说明。本实施方式与和第1至第6实施方式不同的存储单元阵列10的构成相关。以下，仅对与第1至第6实施方式不同的方面进行说明。
7.1关于存储单元阵列10的构成的第1例
图33是本实施方式的第1例的存储单元阵列10的电路图，表示任一块BLK的构成。如图所示，块BLK包括多个存储器单元MU(MU1、MU2)。在图33中，仅图示2个存储器单元MU，但也可以大于等于3个，其数量不受限定。
存储器单元MU分别包括例如4个串组GR(GR1～GR4)。另外，在存储器单元MU1及MU2间加以区别时，将存储器单元MU1的串组GR分别称为GR1-1～GR4-1，将存储器单元MU2的串组GR分别称为GR1-2～GR4-2。
串组GR分别包括例如3个NAND串SR(SR1～SR3)。当然，NAND串SR的数量并不限于3个，也可以大于等于4个。NAND串SR分别包括选择晶体管ST1及ST2、以及4个存储单元晶体管MT(MT1～MT4)。存储单元晶体管MT的数量并不限于4个，也可以大于等于5个，也可以小于等于3个。
在串组GR内，3个NAND串SR1～SR3依次层叠在半导体基板上方，NAND串SR1形成在最下层，NAND串SR3形成在最上层。即，在第1实施方式中所说明的图4中，NAND串内的存储单元晶体管MT沿与半导体基板垂直的方向层叠，与此相对，在本实施方式中，NAND串内的存储单元晶体管MT沿与半导体基板平行的方向排列，该NAND串沿垂直方向层叠。而且，包含在同一串组GR的选择晶体管ST1及ST2分别连接于同一选择栅极线GSL1及GSL2，位于同一列的存储单元晶体管MT的控制栅极连接于同一字线WL。此外，某串组GR内的3个选择晶体管ST1的漏极相互连接于不同的位线BL，选择晶体管ST2的源极连接于同一源极线SL。
在第奇数个串组GR1及GR3与第偶数个串组GR2及GR4，选择晶体管ST1及ST2是以其位置关系相反的方式配置。即，如果是图33的例子，则串组GR1及GR3的选择晶体管ST1配置在NAND串SR的左端，选择晶体管ST2配置在NAND串SR的右端。 与此相对，串组GR2及GR4的选择晶体管ST1配置在NAND串SR的右端，选择晶体管ST2配置在NAND串SR的左端。
而且，串组GR1及GR3的选择晶体管ST1的栅极连接于同一选择栅极线GSL1，选择晶体管ST2的栅极连接于同一选择栅极线GSL2。另一方面，串组GR2及GR4的选择晶体管ST1的栅极连接于同一选择栅极线GSL2，选择晶体管ST2的栅极连接于同一选择栅极线GSL1。
而且，包含在某存储器单元MU的4个串组GR1～GR4相互连接于相同的位线BL，不同的存储器单元MU相互连接于不同的位线BL。更具体来说，在存储器单元MU1，串组GR1～GR4中的NAND串SR1～SR3的选择晶体管ST1的漏极分别经由列选择栅极CSG(CSG1～CSG4)而连接于位线BL1～BL3。列选择栅极CSG具有与例如存储单元晶体管MT或选择晶体管ST1及ST2等相同的构成，在各存储器单元MU，选择对位线BL选择的1个串组GR。所以，与各串组GR相对应的列选择栅极CSG1～CSG4的栅极分别由不同的控制信号线SSL1～SSL4进行控制。
具有以上所说明的构成的存储器单元MU沿字线方向排列有多个。所述多个存储器单元MU与存储器单元MU1共有字线WL及选择栅极线GSL1及GSL2。另一方面，位线BL独立，例如，对于存储器单元MU2来说，与存储器单元MU1不同的3根位线BL4～BL6相对应。与各存储器单元MU相对应的位线BL的根数与包含在1个串组GR的NAND串SR的总数对应。所以，如果NAND串有4层则位线BL也设置4根，其他数量的情况下也一样。而且，控制信号线SSL1～SSL4可以在存储器单元MU间被共同地控制，或者也可以独立地被控制。
在所述构成中，从各存储器单元MU各选择1个的串组GR中的连接于同一字线WL的多个存储单元晶体管MT的集合成为“页”。
图34与图35是块BLK的立体图与平面图，图36是沿着图35中的36-36线的剖视图，图37是沿着图35中的37-37线的剖视图，图38是沿着图35中的38-38线的剖视图。在图34、图36、及图38中，图示1个存储器单元MU，图35及图37中图示2个存储器单元MU1及MU2。
如图所示，在半导体基板80上形成绝缘膜81，在绝缘膜81上形成块BLK。
在绝缘膜81上，形成沿着与相对于半导体基板80表面的垂直方向即第1方向正交的第2方向的条状的例如4个翼型结构84(84-1～84-4)，由此，形成1个存储器单元MU。翼型结构84分别包含沿着第2方向设置的绝缘膜82(82-1～82-4)及半导体层83(83-1～83-3)。而且，在各翼型结构84，绝缘膜82-1～82-4与半导体层83-1～83-3交替地层叠， 由此，形成沿相对于半导体基板80的表面垂直的方向延伸的4根层叠结构。该翼型结构84分别相当于图33中所说明的串组GR。而且，最下层的半导体层83-1相当于NAND串SR1的电流路径(形成沟道的区域)，最上层的半导体层83-3相当于NAND串SR3的电流路径，位于半导体层83-1与半导体层83-3之间的半导体层83-2相当于NAND串SR2的电流路径。
在翼型结构84的上表面及侧面依次形成着隧道绝缘层85、电荷累积层86、块绝缘层87、及控制栅极88(参照图36)。控制栅极88是由导电膜形成，作为字线WL或选择栅极线GSL1及GSL2发挥功能。字线WL及选择栅极线GSL1及GSL2是以在多个存储器单元MU间横跨多个翼型结构84的方式形成。另一方面，控制信号线SSL1～SSL4针对各翼型结构84中的每一个而独立。
翼型结构84的一端部被引出至块BLK的端部，在所引出的区域与位线BL连接。即，作为一例，如果着眼于存储器单元MU1，则第奇数个翼型结构84-1及84-3的一端部沿着第2方向被引出至某区域而被共同地连接，在该区域形成接触插塞BC1～BC3。形成在该区域的接触插塞BC1将串组GR1及GR3的半导体层83-1与位线BL1连接，且与半导体层83-2及83-3绝缘。接触插塞BC2将串组GR1及GR3的半导体层83-2与位线BL2连接，且与半导体层83-1及83-3绝缘。接触插塞BC3将串组GR1及GR3的半导体层83-3与位线BL3连接，且与半导体层83-1及83-2绝缘。
另一方面，第偶数个翼型结构84-2及84-4的一端部被引出至与翼型结构84-1及84-3的一端部在第2方向对向的区域而被共同地连接，在该区域形成接触插塞BC1～BC3。形成在该区域的接触插塞BC1将串组GR2及GR4的半导体层83-1与位线BL1连接，且与半导体层83-2及83-3绝缘。接触插塞BC2将串组GR2及GR4的半导体层83-2与位线BL2连接，且与半导体层83-1及83-3绝缘。接触插塞BC3将串组GR2及GR4的半导体层83-3与位线BL3连接，且与半导体层83-1及83-2绝缘。
当然，所述说明是存储器单元MU1的情况下的说明，在例如存储器单元MU2的情况下，形成接触插塞BC4～BC6，它们将半导体层83-1～83-3分别连接于位线BL4～BL6(参照图37)。
而且，在翼型结构84的另一端上形成接触插塞SC。接触插塞SC将半导体层83-1～83-3连接于源极线SL。
7.2关于存储单元阵列10的构成的第2例
图39是第7实施方式的第2例的块BLK的立体图。如图所示，与第1例不同，通过源极线SL而选择NAND串SR1～SR3。图39是本实施方式的块BLK的立体图，表 示任一存储器单元MU。图40是存储器单元MU的平面图，图41是沿着图40中的41-41线的剖视图，图42是沿着图40中的42-42线的剖视图。
如图所示，第2例的构成是在第1例中所说明的构成中，多个翼型结构84的一端部被引出至块BLK的端部，并在所引出的区域与位线BL连接，另一端部被共同地连接，且连接于源极线SL。而且，位线BL被共同地连接于对应的翼型结构84中的各半导体层83-1～83-3(参照图42)。另一方面，源极线SL相对于被共同地连接的翼型结构84中的各半导体层83-1～83～3的各个独立地设置(参照图41)。而且，在本例中，废弃第1例中的控制信号线SSL。
7.3关于第1例及第2例的存储单元晶体管MT的尺寸
包含在NAND串SR1～SR3的存储单元晶体管MT的尺寸互不相同。更具体来说，如图37所示，在各翼型结构84，半导体层83的沿着第3方向的宽度是位于越低的层的半导体层的宽度越大，位于越高的层的半导体层的宽度越小。即，半导体层83-1的宽度最大，半导体层83-3的宽度最窄，半导体层83-2的宽度处于它们中间。
7.4本实施方式的效果
所述第1至第6实施方式也可以应用于具备本实施方式的存储单元阵列的构成。即，如果是本实施方式的构成，则如NAND串SR1～SR3般形成在不同层的存储单元晶体管MT的尺寸不同，所以，最佳的编程条件在每一层不同。
在本例中，多个设置在不同层的存储单元晶体管MT形成页，所以，也可以不对每一层改变行解码器的传输晶体管的尺寸，而对每一层改变从感测放大器或源极线驱动器传输写入数据的晶体管的尺寸。由此，获得与所述第1至第6实施方式相同的效果。
而且，分别连接于所述第1例的NAND串SR1～SR3的位线接触插塞BC1～BC3如图37所示，接触的深度不同。所以，如果位线接触插塞BC成为例如锥形状，则与越下层的层连接(接触越深)的位线接触插塞BC的底部直径越小。所以，与越下层的层连接(接触越深)的位线接触插塞BC的接触电阻越高。即，在位线接触插塞BC1～BC3，位线接触插塞BC1的接触电阻最高，位线接触插塞BC3的接触电阻最低，位线接触插塞BC2的接触电阻处于它们的中间。
此外，分别连接于所述第2例的NAND串SR1～SR3的源极线接触插塞SC1～SC3如图41所示，接触的深度不同。所以，如果源极线接触插塞SC成为例如锥形状，则与第1例同样地，与越下层的层连接(接触越深)的源极线接触插塞SC的接触电阻越高。
也可以考虑这一点来决定传输晶体管的尺寸。
8.变形例等
如所述般，实施方式的半导体存储装置包括第1、第2存储单元晶体管MT、第1、第2字线WL、第1、第2晶体管50、及第1、第2驱动电路60。第1存储单元晶体管MT设置在半导体基板上方且包括电荷累积层。第2存储单元晶体管MT设置在第1存储单元晶体管MT的上方且包括电荷累积层。第1、第2字线WL分别与第1、第2存储单元晶体管MT连接。第1、第2驱动电路60分别输出应该施加到第1、第2字线WL的电压。第1、第2晶体管50分别将第1、第2字线WL与第1、第2驱动电路60之间连接。第1晶体管50与第2晶体管50的尺寸不同。
由此，可以使连接于各字线的晶体管50的尺寸最佳化。其结果，半导体存储装置可以缩小化，可以进一步推进微细化、高集成化。而且，可以抑制晶体管的寄生电容及寄生电阻，降低半导体存储装置的消耗电力，实现高速化。而且，通过提供最佳的写入电压，可以提升写入动作的可靠性。
另外，实施方式并不限定于所述所说明的形态，可以进行各种变形。
8.1第1变形例
图43是第1实施方式的第1变形例的块BLK1的电路图。在该图中，表示将存储单元晶体管的个数设为8个的情况。其他块BLK2～BLK4也可以具有相同的构成。如图所示，此处，字线WL1～WL4、第偶数根选择栅极线SGD2、SGD4、及第奇数根选择栅极线SGS1、SGS3被引出至存储单元阵列10的一端侧。与此相对，字线WL5～WL8、第奇数根选择栅极线SGD1、SGD3、第偶数根选择栅极线SGS2、SGS4、及背栅线BG1被引出至存储单元阵列的与所述一端侧为相反侧的另一端侧。也可以设为此种构成。
在本构成中，例如，也可以将行解码器11分割成2个行解码器，并以隔着存储单元阵列10对向的方式配置它们。而且，也可以通过一行解码器对选择栅极线SGD2、SGD4、SGS1、SGS3、及字线WL1～WL4进行选择，通过另一行解码器对选择栅极线SGD1、SGD3、SGS2、SGS4、字线WL5～WL8、及背栅线BG1进行选择。
根据本构成，可以缓和驱动电路12与存储单元阵列10之间的区域(包含行解码器11)的选择栅极线或字线等布线的杂乱。
8.2其他变形例
在所述实施方式中，对在写入动作时最佳的编程电压VPGM根据存储单元晶体管的尺寸而不同进行了说明，但在读出动作时施加到选择栅极线WL的VCGRV、施加到位线BL的电压VBL、或施加到源极线SL的电压VSL的最佳值也根据存储单元晶体管的尺寸而不同，也可以分别进行控制。删除动作也一样。
而且，在所述实施方式中，以在存储单元阵列10与半导体基板之间设置周边电路20的情况为例进行了说明。但是，周边电路20的场所并不限定于此。例如，也可以邻接于存储单元阵列10而设置。关于此种配置例，例如记载在名为“非易失性半导体存储器件”的在2009年9月22日申请的美国专利7,933,151号中。该美国专利的全部内容通过参照而援用在本申请说明书中。
此外，在第1实施方式中，以贯通字线WL1～WLn的存储器孔24具有与贯通字线WL(n+1)～WL(2n)的存储器孔24相同的直径的情况为例进行了说明。但是，两者也可以不同。例如，贯通字线WL1的存储器孔径也可以与贯通和字线WL1为同一层的字线WL(2n)的存储器孔径不同。例如，有如下情况：在存储单元阵列的中心部与外周部(端部)，因光刻技术或干法刻蚀技术的影响而加工形状产生变动，存储器孔24的直径D的大小不同或者锥角不同的形状混合存在。所以，也可以配合各存储器孔24的形状而变更晶体管50的构成。
此外，也可以将WL驱动器的晶体管尺寸最佳化。根据本构成，通过在WL驱动电路传输VPGM的晶体管尺寸也与行解码器同样地进行最佳化，WL驱动器的面积也可以缩小化。
此外，选择栅极线层与字线层一次性被加工，但也可以分开进行加工。即，也可以加工仅贯通字线层的存储器孔24，另外加工选择栅极线层的接触孔，在内部形成栅极绝缘膜层与半导体层。
此外，在第2实施方式中，将晶体管50排列在栅极宽度方向，但也可以排列在栅极长度方向，也可以是其他布局。而且，对2个晶体管50共有漏极或源极的结构进行了说明，但也可以是1个1个独立，也可以是大于等于3个的晶体管50共有漏极或源极的结构。
此外，在第3实施方式中，将NAND串分割成3个区ZN，但只要分割成大于等于2个的区ZN即可。而且，属于各区ZN的字线WL的组、及传输到各个的编程电压VPGM可以任意地设定。
此外，在第4实施方式中分2个步骤形成存储器孔，但也可以将步骤次数增加到大于等于3个步骤。
此外，在第6实施方式中，图31与图32的半导体层34a、半导体层26及半导体层34b分开形成，但也可以一次性形成。即，也可以加工从上层贯通选择栅极线SGD、字线WL1～WL8及选择栅极线SGS层的1个存储器孔24，在内部形成块绝缘层25a、电荷累积层25b、隧道绝缘层25c及半导体层26。
此外，在第6实施方式中，图32的接触插塞73及74也可以形成在块BLK的边界 部分，也可以形成在块BLK内的某规定的区域。
另外，在第1实施方式与第5实施方式中说明了并不限定于存储器孔越深则其直径越小般的简单的形状。而且，在第7实施方式中，并不限定于越下层的半导体层83(存储单元的电流路径)的宽度越大的情况。即，只要是不管设置对应的字线WL的层或存储单元晶体管MT的大小而均根据存储单元晶体管MT的特性改变传输晶体管50的尺寸、即电流驱动力(电压传输能力)的构成，则不受限定。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不企图限定发明的范围。这些实施方式能够以其他多种形态实施，可以在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变形包含在发明的范围或主旨中，且同样包含在权利要求范围所记载的发明及其均等的范围中。
[符号的说明]
1 NAND型闪速存储器
10 存储单元阵列
11 行解码器
12 驱动电路
13 感测放大器
14 电压产生电路
15 控制电路
16 NAND串
20 周边电路
21、23、26、27a、27b、34a、34b、73、74、83 半导体层
25a、87 块绝缘层
25b、86 电荷累积层
25c、33a、33b、85 栅极绝缘层
28、29、30、75、88 金属层
31、81、82 绝缘层
40 块解码器
50、51、52、53、54、55 晶体管
60 WL驱动器
61 SGD驱动器
62 SGS驱动器
63 电压驱动器
64 BG驱动器
70 p型井区域
71、72 杂质扩散层
80 半导体基板
84 翼型结构。

Claims (9)

1.一种半导体存储装置，其特征在于包含：
第1存储单元晶体管，其设置在半导体基板上方，且包含电荷累积层；
第2存储单元晶体管，其设置在所述第1存储单元晶体管的上方，且包含电荷累积层；
第1、第2字线，其分别连接于所述第1、第2存储单元晶体管；
第1、第2驱动电路，其施加各自的电压到所述第1、第2字线；以及
第1、第2晶体管，其将所述第1、第2字线分别与所述第1、第2驱动电路之间连接；并且
所述第1晶体管与所述第2晶体管的尺寸不同。
2.根据权利要求1所述的半导体存储装置，其特征在于：
在写入数据时，分别选择所述第1、第2字线时，所述第1、第2驱动电路分别输出编程电压，所述第1、第2晶体管控制所述编程电压，分别对所述第1、第2字线输出第1、第2编程电压；
所述第1存储单元晶体管的尺寸比所述第2存储单元晶体管大；
所述第1晶体管的尺寸比所述第2晶体管大；
所述第1编程电压比所述第2编程电压大。
3.根据权利要求1所述的半导体存储装置，其特征在于：
在写入数据时，分别选择所述第1、第2字线时，所述第1、第2驱动电路分别输出编程电压，所述第1、第2晶体管控制所述编程电压，分别对所述第1、第2字线输出第1、第2编程电压；
所述第1存储单元晶体管的尺寸比所述第2存储单元晶体管小；
所述第1晶体管的尺寸比所述第2晶体管小；
所述第1编程电压比所述第2编程电压小。
4.根据权利要求1所述的半导体存储装置，其特征在于还包含：
第3存储单元晶体管，其设置在所述第1存储单元晶体管与所述第2存储单元晶体管之间，且包含电荷累积层；
第4存储单元晶体管，其设置在所述第3存储单元晶体管与所述第2存储单元晶体管之间，且包含电荷累积层；
第3、4字线，其分别连接于所述第3、第4存储单元晶体管；
第3、第4驱动电路，其分别输出应该施加到所述第3、第4字线的电压；以及
第3、第4晶体管，其将所述第3、第4字线分别与所述第3、第4驱动电路之间连接；并且
所述第1晶体管与所述第3晶体管的尺寸相同；
所述第2晶体管与所述第4晶体管的尺寸相同。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1、第2晶体管各自的栅极长度与栅极宽度的任一者或者该两者不同。
6.一种半导体存储装置，其特征在于包含：
多个存储单元晶体管，其层叠在半导体基板上方，且各自包含电荷累积层；
多根字线，其分别连接于所述存储单元晶体管的各个；
多个第1晶体管，其分别连接于所述字线的各个，并向对应的所述字线输出第1电压；以及
多个驱动电路，其分别连接于所述第1晶体管的各个，并向对应的所述第1晶体管输出第2电压；并且
依照所述存储单元晶体管形成的层，所述第1电压与所述第2电压之差是各自不同。
7.根据权利要求6所述的半导体存储装置，其特征在于：
所述多个第1晶体管中与形成在越上方的所述存储单元晶体管对应的第1晶体管，尺寸越大，输出的所述第1电压的值也越大。
8.根据权利要求6所述的半导体存储装置，其特征在于：
所述字线层叠在所述半导体基板上方；
所述半导体存储装置还包括设置于贯通所述被层叠的字线的存储器孔且作为所述多个存储单元晶体管的电流路径发挥功能的半导体层；并且
所述电荷累积层形成在所述半导体层的周围，
所述第1晶体管是与所述半导体层的直径越大的所述字线对应的第1晶体管，尺寸越大，输出的所述第1电压的值也越大。
9.根据权利要求8所述的半导体存储装置，其特征在于：
所述半导体层的直径是越上方越大。
CN201410453807.0A 2014-03-14 2014-09-05 半导体存储装置 Active CN104916316B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-052079 2014-03-14
JP2014052079A JP2015177002A (ja) 2014-03-14 2014-03-14 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN104916316A CN104916316A (zh) 2015-09-16
CN104916316B true CN104916316B (zh) 2019-02-12

Family

ID=54069552

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410453807.0A Active CN104916316B (zh) 2014-03-14 2014-09-05 半导体存储装置

Country Status (4)

Country Link
US (1) US9437300B2 (zh)
JP (1) JP2015177002A (zh)
CN (1) CN104916316B (zh)
TW (1) TWI567947B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236127B2 (en) * 2013-10-11 2016-01-12 Conversant Intellectual Property Management Inc. Nonvolatile semiconductor memory device
KR20160097002A (ko) * 2015-02-06 2016-08-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN105304133A (zh) * 2015-09-25 2016-02-03 北京兆易创新科技股份有限公司 一种3D NAND flash的电压控制方法和装置
KR102381046B1 (ko) * 2015-10-26 2022-03-31 에스케이하이닉스 주식회사 비휘발성 메모리 장치
JP6441250B2 (ja) 2016-03-15 2018-12-19 東芝メモリ株式会社 半導体記憶装置
TWI652802B (zh) * 2016-08-18 2019-03-01 日商東芝記憶體股份有限公司 Semiconductor device
JP2018046059A (ja) * 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体装置
JP2018085160A (ja) * 2016-11-25 2018-05-31 東芝メモリ株式会社 半導体装置およびその動作方法
US10395723B2 (en) * 2017-03-07 2019-08-27 Toshiba Memory Corporation Memory system that differentiates voltages applied to word lines
KR20180113227A (ko) 2017-04-05 2018-10-16 삼성전자주식회사 3차원 반도체 메모리 장치
JP2019145191A (ja) * 2018-02-23 2019-08-29 東芝メモリ株式会社 半導体記憶装置及び半導体記憶装置の制御方法
JP2019192869A (ja) * 2018-04-27 2019-10-31 東芝メモリ株式会社 半導体記憶装置
KR102616813B1 (ko) * 2018-05-24 2023-12-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP2020013889A (ja) * 2018-07-18 2020-01-23 キオクシア株式会社 半導体記憶装置
JP2020031149A (ja) * 2018-08-23 2020-02-27 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
JP2020155611A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
KR20200138994A (ko) 2019-06-03 2020-12-11 삼성전자주식회사 3차원 메모리 장치
JP2021034591A (ja) * 2019-08-26 2021-03-01 キオクシア株式会社 半導体装置およびその製造方法
KR20210129364A (ko) 2020-04-20 2021-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
JP2021182457A (ja) * 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置
US11423990B2 (en) * 2020-08-11 2022-08-23 Micron Technology, Inc. Multi-stage erase operation for a memory device
JP7502122B2 (ja) 2020-09-09 2024-06-18 キオクシア株式会社 半導体装置およびその製造方法
KR20220036753A (ko) * 2020-09-16 2022-03-23 삼성전자주식회사 로우 디코더를 포함하는 메모리 장치
KR20220050665A (ko) 2020-10-16 2022-04-25 삼성전자주식회사 패스 트랜지스터 회로를 포함하는 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102262901A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 具有能够减少平面面积的配置的半导体集成电路装置
JP2013196750A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4503809B2 (ja) * 2000-10-31 2010-07-14 株式会社東芝 半導体記憶装置
JP2005191413A (ja) * 2003-12-26 2005-07-14 Toshiba Corp 不揮発性半導体記憶装置
JP2007242700A (ja) * 2006-03-06 2007-09-20 Toshiba Corp 半導体メモリ
JP5430890B2 (ja) * 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP5193796B2 (ja) * 2008-10-21 2013-05-08 株式会社東芝 ３次元積層型不揮発性半導体メモリ
JP5297342B2 (ja) * 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
JP5121869B2 (ja) * 2010-03-23 2013-01-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2011258289A (ja) 2010-06-10 2011-12-22 Toshiba Corp メモリセルの閾値検出方法
KR101855437B1 (ko) * 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
WO2013043602A2 (en) * 2011-09-19 2013-03-28 SanDisk Technologies, Inc. High endurance non-volatile storage
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
US20140108705A1 (en) * 2012-10-12 2014-04-17 Sandisk Technologies Inc. Use of High Endurance Non-Volatile Memory for Read Acceleration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102262901A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 具有能够减少平面面积的配置的半导体集成电路装置
JP2013196750A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
TWI567947B (zh) 2017-01-21
TW201535686A (zh) 2015-09-16
CN104916316A (zh) 2015-09-16
JP2015177002A (ja) 2015-10-05
US9437300B2 (en) 2016-09-06
US20150262669A1 (en) 2015-09-17

Similar Documents

Publication Publication Date Title
CN104916316B (zh) 半导体存储装置
KR102626137B1 (ko) 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
CN102376357B (zh) 具有三维存储单元阵列的非易失性存储器件
EP3192075B1 (en) Controlling pass voltages to minimize program disturb in charge-trapping memory
KR102378820B1 (ko) 메모리 장치
USRE46957E1 (en) Nonvolatile semiconductor memory device
KR102565716B1 (ko) 메모리 장치
KR102282139B1 (ko) 반도체 장치
JP2022163107A (ja) ３次元垂直ｎｏｒフラッシュ薄膜トランジスタストリング
CN107958869B (zh) 使用蚀刻停止层的存储器装置
US10319738B2 (en) Three dimensional semiconductor memory devices
US8923057B2 (en) Three-dimensional semiconductor memory device with active patterns and electrodes arranged above a substrate
EP2308084B1 (en) Nonvolatile semiconductor memory device
US8199573B2 (en) Nonvolatile semiconductor memory device
CN110364535A (zh) 半导体装置
US10529734B2 (en) Semiconductor devices including flared source structures
KR102460070B1 (ko) 수직형 메모리 장치
EP3574526A1 (en) Multiple gate-induced drain leakage current generator
EP3204948B1 (en) Programming of drain side word line to reduce program disturb and charge loss
US10930672B2 (en) Three-dimensional semiconductor memory devices
JP2020150233A (ja) 半導体記憶装置
US20240194274A1 (en) Memory device and operating method thereof
US20230100548A1 (en) Non-volatile memory device
CN116017973A (zh) 存储器件
KR20240025814A (ko) 비휘발성 메모리 장치 및 이를 포함하는 메모리 패키지

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20170822

Address after: Tokyo, Japan

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Applicant before: Toshiba Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Patentee before: Pangea Co.,Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20220419

Address after: Tokyo

Patentee after: Pangea Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

TR01 Transfer of patent right