TW202002175A - 三維記憶體裝置 - Google Patents

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Abstract

公開了用於三維（3D）記憶體裝置雙側佈線的階梯結構的實施例。在示例中，3D記憶體裝置包括襯底、設置在襯底之上並且包括交替堆疊的導體/介電層對的儲存堆疊層、以及記憶體串的陣列，每個記憶體串垂直延伸穿過儲存堆疊層的內部區域。儲存堆疊層的外部區域包括設置在襯底上的第一階梯結構和設置在第一階梯結構之上的第二階梯結構。在第一階梯結構中的沿著遠離襯底的垂直方向的導體/介電層對的第一邊緣遠離記憶體串的陣列橫向交錯排列。第二階梯結構中的沿著遠離襯底的垂直方向的導體/介電層對的第二邊緣朝向記憶體串的陣列橫向交錯排列。

Description

三維記憶體裝置
本公開係關於三維（3D）記憶體裝置及其製造方法。
通過改進製程技術、電路設計、程式設計演算法和製造製程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括儲存陣列和用於控制進出儲存陣列的信號的週邊設備。
本文公開了用於3D記憶體裝置雙側佈線的階梯結構的實施例。
在一個示例中，3D記憶體裝置包括襯底、設置在襯底之上並且包括交替堆疊的複數個導體/介電層對的儲存堆疊層、以及每個垂直延伸穿過儲存堆疊層的內部區域的記憶體串的陣列。儲存堆疊層的外部區域包括設置在襯底上的第一階梯結構和設置在第一階梯結構之上的第二階梯結構。第一階梯結構中的沿著遠離襯底的垂直方向的複數個導體/介電層對的第一邊緣遠離記憶體串的陣列橫向交錯排列。第二階梯結構中的沿著遠離襯底的垂直方向的複數個導體/介電層對的第二邊緣朝向記憶體串的陣列橫向交錯排列。
在另一個示例中，3D記憶體裝置包括襯底、設置在襯底之上並且包括交替堆疊的複數個導體/介電層對的儲存堆疊層、以及每個垂直延伸穿過儲存堆疊層的內部區域的記憶體串的陣列。儲存堆疊層的外部區域包括設置在襯底上的第一階梯結構和設置在襯底上的第二階梯結構。第一階梯結構中的沿著遠離襯底的垂直方向的複數個導體/介電層對的第一邊緣遠離記憶體串的陣列橫向交錯排列。第二階梯結構中的沿著遠離襯底的垂直方向的複數個導體/介電層對的第二邊緣遠離記憶體串的陣列橫向交錯排列。
在又一示例中，3D記憶體裝置包括襯底、設置在襯底之上的儲存堆疊層、以及每個垂直延伸穿過儲存堆疊層的記憶體串的陣列。儲存堆疊層包括交替堆疊的複數個導體/介電層對。每個導體/介電層對的長度分別從中間導體/介電層對朝向頂部導體/介電層對和底部導體/介電層對減小。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性的因素，而是可以替代地，至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解，本公開中的“在…上”、“在…之上”和“在…上方”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…之上”或“在…上方”不僅表示“在”某物“之上”或“上方”的含義，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語“襯底”是指向其上增加後續材料的材料。可以對襯底自身進行圖案化。增加在襯底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，襯底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，襯底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以橫向、豎直或/及沿傾斜表面延伸。襯底可以是層，其中可以包括一個或複數個層，或/及可以在其上、其上方或/及其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層（其中形成互連線或/及通孔觸點）和一個或複數個介電層。
如本文使用的，術語“標稱/標稱地”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於或/及低於期望值的值的範圍。值的範圍可能是由於製造過程或寬容度中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文所使用的，術語“3D記憶體裝置”指的是在橫向取向的襯底上具有垂直取向的儲存單元電晶體串（在本文中稱為“記憶體串”，例如NAND記憶體串）使得記憶體串相對於襯底在垂直方向上延伸的半導體裝置。如本文所使用的，術語“垂直/垂直地”意味著標稱上正交於襯底的橫向表面。
在一些3D記憶體裝置中，用於儲存資料的儲存單元通過堆疊的儲存結構（例如，儲存堆疊層）垂直堆疊。3D記憶體裝置通常包括形成在堆疊的儲存結構的一側或多側上的階梯結構，以用於諸如字元線扇出的目的。隨著對更高儲存容量的需求不斷增加，堆疊的儲存結構的垂直水準的數量也增加。傳統的階梯結構允許字元線僅朝向襯底的一側扇出。也就是說，所有字元線觸點必須沿著相同的垂直方向落在傳統的階梯上，這限制了互連佈線並導致較高的互連密度和較小的製程視窗。
根據本公開的各種實施例提供了一種具有用於雙側佈線的階梯結構的3D記憶體裝置。本文公開的階梯結構允許互連佈線（例如，字元線扇出）朝向裝置襯底的兩側，從而增加了佈線靈活性、降低了互連密度、並且擴大了製程視窗。在一些實施例中，3D記憶體裝置的雙側佈線還可以消除在用於後段製程（BEOL）互連的3D記憶體裝置中對具有高深寬比的某些互連結構（例如貫穿陣列觸點（TAC））的需要，這可進一步提高裝置產量。
第1圖示出了根據本公開的一些實施例的具有用於雙側佈線的階梯結構的示例性3D記憶體裝置100的橫截面。3D記憶體裝置100可包括襯底102，襯底102可包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或任何其他合適材料。在一些實施例中，襯底102是減薄的襯底（例如，半導體層），其通過研磨、濕式/乾式蝕刻、化學機械研磨（CMP）或其任意組合從正常厚度被減薄。
3D記憶體裝置100可包括在襯底102之上的儲存堆疊層104。儲存堆疊層104可以是通過其形成記憶體串（例如，NAND記憶體串106）的堆疊的儲存結構。在一些實施例中，儲存堆疊層104包括在襯底102之上垂直堆疊的複數個導體/介電層對108。每個導體/介電層對108可包括導體層110和介電層112。也就是說，儲存堆疊層104可包括垂直堆疊的交錯導體層110和介電層112。如第1圖所示，每個NAND記憶體串106垂直延伸穿過儲存堆疊層104中的導體/介電層對108。在一些實施例中，3D記憶體裝置100是NAND快閃記憶體設備，其中儲存單元設置在3D記憶體裝置100的NAND記憶體串106和導體層110（用作子線）的交叉點處。儲存堆疊層104中的導體/介電層對108的數量（例如，32、64、96或128）可以設定3D記憶體裝置100中的儲存單元的數量。
導體層110可各自具有相同的厚度或具有不同的厚度。類似地，介電層112可各自具有相同的厚度或具有不同的厚度。導體層110可包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽（多晶矽）、摻雜矽、矽化物或其任意組合。介電層112可包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或其任意組合。在一些實施例中，導體層110包括金屬層，例如W，並且介電層112包括氧化矽。應當理解，根據一些實施例，在襯底102（例如，矽襯底）和儲存堆疊層104之間形成氧化矽膜114，例如臨場蒸汽產生（ISSG）氧化矽。
注意，x軸和y軸被添加到第1圖中，以進一步示出3D記憶體裝置100中的元件的空間關係。襯底102包括在x方向（橫向方向或寬度方向）上橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如本文所使用的，一個元件（例如，層或裝置）是否在半導體裝置（例如，3D記憶體裝置100）的另一元件（例如，層或裝置）“上”、“之上”或“之下”是在襯底在y方向上位於半導體裝置的最低部平面中時、相對於半導體裝置的襯底（例如，襯底102）在y方向（垂直方向或厚度方向）上所確定的。在整個本公開中均採用用於描述空間關係的相同概念。
在一些實施例中，3D記憶體裝置100是單片3D記憶體裝置的一部分，其中單片3D記憶體裝置的元件（例如，儲存單元和週邊設備）形成於單個襯底（例如，襯底102）上。週邊設備（未示出）（例如用於便於3D記憶體裝置100的操作的任何合適的數位、類比或/及混合信號週邊電路）可以形成在儲存堆疊層104之上。在一些實施例中，3D記憶體裝置100是非單片3D記憶體裝置的一部分，其中元件分別形成在不同的襯底上，然後以面對面的方式、面對背的方式或背對背的方式鍵合。週邊設備（未示出）可以形成在與襯底102不同的單獨襯底上。作為鍵合的非單片3D記憶體裝置的一部分，襯底102可以是減薄的襯底（例如，半導體層，其不是鍵合的非單片3D記憶體裝置的襯底），並且可以在減薄的襯底102的背面上形成非單片3D記憶體裝置的BEOL互連。
然而，3D記憶體裝置100可以是單片或非單片3D記憶體裝置的一部分，而不管3D記憶體裝置100是在週邊設備（未示出）之上還是之下。為便於參考，第1圖示出了3D記憶體裝置100的狀態，其中襯底102在y方向上位於儲存堆疊層104之下，而不管襯底102是否是可以在其上形成3D記憶體裝置100的BEOL互連的減薄襯底。
如第1圖中所示，儲存堆疊層104可包括內部區域116（也稱為“核心陣列區域”）和外部區域118（也稱為“階梯區域”）。在一些實施例中，內部區域116是儲存堆疊層104的中心區域，其中NAND記憶體串106的陣列穿過導體/介電層對108形成，並且外部區域118是儲存堆疊層104的圍繞內部區域116的剩餘區域（包括側面和邊緣）而不具有NAND記憶體串106。如第2圖的平面圖中所示，儲存堆疊層104可具有矩形（或正方形）形狀，其中內部區域116位於中心，並且外部區域118（包括四個側面和邊緣）圍繞內部區域116。
如第1圖中所示，每個NAND記憶體串106可以垂直延伸穿過儲存堆疊層104的內部區域116。每個NAND記憶體串106可以包括填充有半導體材料（例如，形成半導體通道120）和介電材料（例如，形成儲存膜122）的通道孔。在一些實施例中，半導體通道120包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜122是複合層，包括穿隧層、儲存層（也稱為“電荷捕獲/儲存層”）和阻隔層。每個NAND記憶體串106可以具有圓柱形狀（例如，柱形）。根據一些實施例，半導體通道120、穿隧層、儲存層和阻隔層沿著從柱的中心朝向外表面的方向依次佈置。穿隧層可包括氧化矽、氮氧化矽或其任意組合。儲存層可包括氮化矽、氮氧化矽、矽或其任意組合。阻隔層可包括氧化矽、氮氧化矽、高介電常數（高k）介電質或其任意組合。
在一些實施例中，NAND記憶體串106包括用於NAND記憶體串106的複數個控制閘極（每個控制閘極是字元線/導體層110的一部分）。每個導體/介電層對108中的導體層110可以用作用於NAND記憶體串106的儲存單元的控制閘極。導體層110可以包括用於複數個NAND記憶體串106的複數個控制閘極，並且可以作為在儲存堆疊層104的邊緣處結束的字元線橫向延伸。應當理解，儘管在第1圖中未示出，3D記憶體裝置100的附加元件可以形成為NAND記憶體串106或/及儲存堆疊層104的一部分，包括但不限於陣列共源極、汲極、源極選擇閘、汲極選擇閘、和閘縫隙/源極觸點。
如第1圖中所示，至少在橫向方向的兩側，儲存堆疊層104的外部區域118可包括複數個階梯結構。在一些實施例中，儲存堆疊層104包括在襯底102上在一側上的第一階梯結構124A和在第一階梯結構124A之上的第二階梯結構124B、以及在襯底102上在另一側上的第三階梯結構124C和在第三階梯結構124C之上的第四階梯結構124D。也就是說，儲存堆疊層104可包括下層面（deck）126和上層面128，其中在下層面126中具有第一和第三階梯結構124A和124C，並且在上層面128中具有第二和第四階梯結構124B和124D。
在下層面126中的每個第一階梯結構124A或第三階梯結構124C中，沿著遠離襯底102的垂直方向（正y方向）的導體/介電層對108的對應邊緣可以遠離儲存堆疊層104的NAND記憶體串106的陣列橫向交錯排列。換句話說，下層面126中的第一階梯結構124A和第三階梯結構124C中的儲存堆疊層104的邊緣可以隨著遠離襯底102（從底部到頂部）移動而遠離內部區域116傾斜。在一些實施例中，儲存堆疊層104的下層面126中的導體/介電層對108的長度從頂部到底部減小。
另一方面，在上層面128中的每個第二階梯結構124B或第四階梯結構124D中，沿遠離襯底102的垂直方向（正y方向）的導體/介電層對108的對應邊緣可以朝向儲存堆疊層104的NAND記憶體串106的陣列橫向交錯排列。換句話說，上層面128中的第二階梯結構124B和第四階梯結構124D中的儲存堆疊層104的邊緣可以隨著遠離襯底102（從底部到頂部）移動而朝向內部區域116傾斜。在一些實施例中，儲存堆疊層104的上層面128中的導體/介電層對108的長度從底部到頂部增加。
因此，如第1圖所示，儲存堆疊層104在側視圖中可以具有基本上六邊形的形狀（不考慮側面上的“鋸齒”）。每個導體/介電層對108的長度可以分別從中間向頂部和底部減小。例如，每個導體/介電層對108的長度從中間導體/介電層對朝向頂部導體/介電層對減小，並且還從中間導體/介電層對朝向底部導體/介電層對減小，如第1圖中所示。儲存堆疊層104中間的一個或複數個導體/介電層對可以具有最大長度。在一些實施例中，下層面126和上層面128中的每一個中的導體/介電層對108是垂直對稱的。例如，下層面126中的第一和第三階梯結構124A和124C中的導體/介電層對108的數量是相同的，並且上層面128中的第二和第四階梯結構124B和124D中的導體/介電層對108的數量是相同的。在一些實施例中，下層面126和上層面128中的導體/介電層對108是橫向對稱的。例如，第一和第二階梯結構124A和124B中的導體/介電層對108的數量是相同的，並且第三和第四階梯結構124C和124D中的導體/介電層對108的數量是相同的。
階梯結構的每一“級”可包括一個或複數個導體/介電層對108，每個導體/介電層對108包括一對導體層110和介電層112。如第1圖中所示，根據一些實施例，每級階梯結構包括一個導體/介電層對108。每個相鄰的導體/介電層對108可以具有不同的長度，並且它們的邊緣橫向交錯排列。例如，下層面126中的第一或第三階梯結構124A或124C中的每個相鄰導體/介電層對108的邊緣從底部到頂部遠離NAND記憶體串106的陣列橫向交錯排列，並且上層面128中的第二或第四階梯結構124B或124D中的每個相鄰導體/介電層對108的邊緣從底部到頂部朝向NAND記憶體串106橫向交錯排列。應當理解，在一些實施例中，每級階梯結構可包括各自具有標稱上相同長度的複數個導體/介電層對108。
在一些實施例中，每級階梯結構（例如，第1圖中的每個導體/介電層對108）中的頂層是用於垂直方向上互連的導體層110。在一些實施例中，每兩個相鄰級的階梯結構在垂直方向上偏移標稱上相同的距離，並且在橫向方向上偏移標稱上相同的距離。因此，每個偏移可以形成“著陸區域”，以用於在垂直方向上與3D記憶體裝置100的字元線互連。如第1圖中所示，根據一些實施例，每個第一階梯結構124A、第二階梯結構124B、第三階梯結構124C或第四階梯結構124D中的每個相鄰導體/介電層對108的邊緣的偏移標稱上是相同的。
參考第2圖的平面圖，根據一些實施例，儲存堆疊層104在外部區域118的四個側面上具有階梯結構。第1圖示出了沿A-A'方向在兩個相對側上具有四個階梯結構(第一階梯結構124A、第二階梯結構124B、第三階梯結構124C與第四階梯結構124D)的儲存堆疊層104的橫截面。在一些實施例中，儲存堆疊層104的外部區域118還包括沿B-B'方向在另外兩個相對側上的四個階梯結構，其具有與第1圖中的第一階梯結構124A、第二階梯結構124B、第三階梯結構124C與第四階梯結構124D類似的設計和配置。例如，沿B-B'方向的儲存堆疊層104的橫截面在側視圖中也可以具有基本上六邊形的形狀。沿著B-B'方向的四個階梯結構的細節將不再重複。階梯結構可以是用於著陸互連（例如，通孔觸點）或/及虛設通道孔的功能性階梯結構，或者是用於在製造期間平衡蝕刻/CMP製程中的負荷的虛設階梯結構。在一些實施例中，沿A-A'方向的階梯結構（例如，第1圖中的第一階梯結構124A、第二階梯結構124B、第三階梯結構124C與第四階梯結構124D）是功能性階梯結構，而沿B-B方向的階梯結構是虛設階梯結構。
返回參考第1圖，3D記憶體裝置100可包括與本文公開的各種儲存堆疊層元件（例如NAND記憶體串106和階梯結構中的字元線110）接觸的複數個局部互連。互連在本文中稱為“局部互連”，因為它們直接與儲存堆疊層104中的元件接觸以進行扇出。如本文所使用的，術語“互連”可以廣泛地包括任何合適類型的互連，包括垂直互連接入（例如，通孔）觸點和橫向互連線。如第1圖中所示，局部互連可以包括字元線通孔觸點和NAND記憶體串通孔觸點132。每個局部互連可以包括填充有導電材料的開口（例如，通孔或溝槽），導電材料包括但不限於W、Co、Cu、Al、矽化物或其任意組合。
第1圖中所示的六邊形儲存堆疊層104可以允許3D記憶體裝置100的雙側互連佈線，例如使用下層面126和上層面128中的階梯結構的雙側字元線扇出。因此可以在襯底102的相對側處實現互連佈線。在一些實施例中，字元線通孔觸點包括第一組字元線通孔觸點130A和第三組字元線通孔觸點130C，以用於下層面126中朝向襯底102（負y方向）的字元線扇出，並且包括第二組字元線通孔觸點130B和第四組字元線通孔觸點130D，以用於在上層面128中遠離襯底102（正y方向）的字元線扇出。對於第一和第三組字元線通孔觸點130A和130C，它們中的每一個可以與下層面126中的相應第一階梯結構124A或第三階梯結構124C中的一個導體/介電層對108中的導體層110（字元線）接觸。類似地，對於第二和第四組字元線通孔觸點130B和130D，它們中的每一個可以與上層面128中的相應第二階梯結構124B或第四階梯結構124D中的一個導體/介電層對108中的導體層110（字元線）接觸。
由於每個字元線110可以由同一層面的任一側上的一個階梯結構來扇出，因此對於每個階梯結構，並非所有的著陸區域都需要用於接觸字元線通孔觸點。在一些實施例中，每個階梯結構用於扇出對應層面中的一半字元線110。例如，字元線110可以通過同一層面中的兩個階梯結構交替地扇出。
第1圖中所示的六邊形儲存堆疊層104可以允許3D記憶體裝置100的雙側互連佈線，這反過來可以允許襯底102的任一側或兩側上的互連層（例如，BEOL互連）通過局部互連（例如，字元線通孔觸點）電性連接到儲存堆疊層104中的元件（例如，字元線110）。例如，第3A圖-3B示出了根據各種實施例的具有用於雙側佈線到互連層的階梯結構的3D記憶體裝置100的橫截面。
如第3A圖中所示，3D記憶體裝置100可以包括在儲存堆疊層104之上且在襯底102的形成儲存堆疊層104的正面處的正面互連層302。正面互連層302可以包括互連線304和通孔觸點306以及一個或複數個層間介電（ILD）層（也稱為“金屬層間介電（IMD）層”），其中可以形成互連線304和通孔觸點306。互連（例如，互連線304和通孔觸點306）和ILD層在本文中可以統稱為“互連層”（例如，正面互連層302）。互連線304和通孔觸點306可包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任意組合。正面互連層302中的ILD層可包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質或其任意組合。
在一些實施例中，每個第二組字元線通孔觸點130B的一端（例如，下端）與第二階梯結構124B中的字元線接觸，並且每個第二組字元線通孔觸點130B的另一端（例如，上端）與正面互連層302中的互連接觸。也就是說，正面互連層302可以電性連接到儲存堆疊層104的上層面中的字元線。如本文所使用的，元件（例如，字元線通孔觸點）的“上端”是在y方向上遠離襯底102的端部，並且組件的“下端”是在y方向上更靠近襯底102的端部。
如第3A圖中所示，3D記憶體裝置100還可以包括在儲存堆疊層104之下且在襯底102的背面處的背面互連層308。也就是說，背面互連層308和儲存堆疊層104可以形成在襯底102的相對側。背面互連層308可以包括互連線310和通孔觸點312以及其中可以形成互連線310和通孔觸點312的一個或複數個ILD層。互連（例如，互連線310和通孔觸點312）和ILD層在本文中可以統稱為“互連層”（例如，背面互連層308）。互連線310和通孔觸點312可包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任意組合。背面互連層308中的ILD層可包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任意組合。
在一些實施例中，每個第四組字元線通孔觸點130D的一端（例如，上端）與第四階梯結構124D中的字元線接觸，並且每個第四組字元線通孔觸點130D的另一端（例如，下端）與延伸穿過襯底102的通孔觸點314（例如，穿矽通孔（TSV））接觸。通孔觸點314可以與背面互連層308中的互連接觸。結果，背面互連層308可以通過第四組字元線通孔觸點130D和通孔觸點314穿過襯底102電性連接到儲存堆疊層104的下層面中的字元線。應理解，在一些實施例中，襯底102是減薄的襯底，以便於形成通孔觸點314和背面互連層308。
在一些實施例中，並非所有第一階梯結構124A、第二階梯結構124B、第三階梯結構124C與第四階梯結構124D都需要用於字元線扇出。根據一些實施例，使用下層面126和上層面128中的每一個中的僅一個階梯結構。在一個示例中，第3A圖示出了僅在不同層面中且在儲存堆疊層104的不同側上的第二階梯結構124B和第四階梯結構124D用於字元線扇出以將襯底102的不同側的正面互連層302和背面互連層308互連。應當理解，在一些實施例中，僅在不同層面中且在儲存堆疊層104的不同側上的第一階梯結構124A和第三階梯結構124C用於字元線扇出。在另一示例中，第3B圖示出了僅在不同層面中且在儲存堆疊層104的同一側上的第一階梯結構124A和第二階梯結構124B用於字元線扇出以將在襯底102的不同側的正面互連層302和背面互連層308互連。應當理解，在一些實施例中，僅在不同層面中且在儲存堆疊層104的同一側上的第三階梯結構124C和第四階梯結構124D用於字元線扇出。
第4A圖至第4I圖示出了根據本公開的一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的製造製程。第5圖是根據一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的方法500的流程圖。第4A圖至第4I圖和第5圖中所示出的3D記憶體裝置的示例包括第1圖中所示的3D記憶體裝置100。第4A圖至第4I圖和第5圖將被一起描述。應當理解，方法500中示出的操作不是窮舉的，並且可以在任何所示操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與第5圖中所示不同順序來執行。
參照第5圖，方法500開始於操作502，其中在襯底上形成第一介電層，並且在第一介電層上形成第一光阻層。襯底可以是矽襯底。在一些實施例中，在形成第一介電層之前，襯底通過離子注入或/及熱擴散被摻雜以形成摻雜區域（例如，井），並且被氧化以形成氧化矽膜（例如，ISSG氧化矽）。在一些實施例中，還通過濕式/乾式蝕刻和薄膜沉積在襯底中形成隔離區域（例如，淺溝槽隔離（STI））。形成第一介電層可包括在襯底上沉積氧化矽膜。
如第4A圖中所示，在矽襯底402上形成介電層404。介電層404可包括諸如原矽酸四乙酯（TEOS）氧化矽之類的氧化矽、或任何其他介電材料，包括但不限於氮化矽、氮氧化矽、或其任意組合。介電層404可以通過一種或多種薄膜沉積製程形成，薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、旋塗或其任意組合。通過旋塗在介電層404上形成光阻層406。光阻層406可以是任何合適類型的正性或負性光阻。在一些實施例中，在介電層404和矽襯底402之間形成ISSG氧化矽膜，並且在介電層404和光阻層406之間形成底部抗反射塗層（BARC）膜。
方法500前進到操作504，如第5圖中所示，其中通過修整第一光阻層和蝕刻第一介電層的複數個循環將凹槽穿過第一介電層圖案化到襯底。在一些實施例中，圖案化凹槽包括圖案化第一光阻層以暴露第一介電層的一部分，以及使用圖案化的第一光阻層作為蝕刻遮罩來蝕刻第一介電層的暴露部分。根據一些實施例，在每個修整蝕刻循環中，修整第一光阻層以擴大第一介電層的暴露部分，並且使用修整的第一光阻層作為另一蝕刻遮罩來蝕刻第一介電層的擴大的暴露部分以形成在凹槽的邊緣處的臺階結構。可以重複修整蝕刻循環，直到蝕刻到達襯底並在凹槽的邊緣處產生複數個臺階結構。在一些實施例中，修整的第一光阻層的量在每個修整蝕刻循環中標稱上相同，並且每個臺階結構的寬度標稱上也相同。
如第4B圖中所示，圖案化光阻層406以暴露介電層404的部分。光阻層406可通過微影和顯影來圖案化。圖案化的光阻層406用作蝕刻遮罩，以通過濕式蝕刻或/及乾式蝕刻來蝕刻介電層404的暴露部分。可以使用任何合適的蝕刻劑（例如，濕式蝕刻或/及乾式蝕刻的蝕刻劑）來去除暴露部分中的一定厚度的介電層404（以及BARC膜的整個厚度，如果有的話）。可以通過蝕刻速率或/及蝕刻時間來控制蝕刻的厚度。然後修整圖案化的光阻層406（例如，經常從所有方向逐漸地和向內地蝕刻）以擴大介電層404的暴露部分（如橫向箭頭所示）。修整的光阻層406的量可以通過修整速率或/及修整時間來控制，並且可以與所得到的臺階結構408的尺寸直接相關（例如，決定因素）。光阻層406的修整可以使用任何合適的蝕刻製程來執行，例如各向同性乾式蝕刻或濕式蝕刻。使用修整的光阻層406作為蝕刻遮罩再次蝕刻介電層404的擴大的暴露部分，以形成一個臺階結構408。可以使用任何合適的蝕刻劑（例如，濕式蝕刻或/及乾式蝕刻的蝕刻劑）來朝向矽襯底402（如垂直箭頭所示）去除一定厚度的介電層404，這可以通過蝕刻速率或/及蝕刻時間來控制。光阻層406的修整製程之後是介電層404的蝕刻製程，這在本文中稱為介電層404的修整蝕刻循環。
如第4C圖所示，重複介電層404的修整蝕刻循環，直到蝕刻到達矽襯底402。因此，凹槽410穿過介電層404形成到襯底402，在凹槽410的邊緣處具有複數個臺階結構408。由於介電層404的重複修整蝕刻循環，凹槽410可具有傾斜的側邊緣和大於底部孔徑的頂部孔徑。也就是說，凹槽410的孔徑隨著其朝向矽襯底402而逐漸減小。臺階結構408的數量可以由介電層404的修整蝕刻循環的數量來確定。可以通過每個循環中修整的光阻層406的量（例如，確定橫向方向上的寬度）和通過每個循環中蝕刻的介電層404的厚度（例如，確定垂直方向上的深度/高度），來確定每個臺階結構408的尺寸。在一些實施例中，每個週期中修整的光阻層406的量標稱上相同，使得每個臺階結構408的寬度標稱上相同。在一些實施例中，每個週期中蝕刻的介電層404的厚度標稱上相同，使得每個臺階結構408的深度/高度標稱上相同。
如第4C圖中所示，在凹槽410被圖案化之後，例如通過聚合物灰化、光阻去除或/及濕式清洗來去除剩餘的光阻層406，以清洗介電層404的外表面（例如，凹槽410的頂表面和側邊緣）。形成氧化矽膜412以覆蓋在凹槽410的底部處暴露的矽襯底402。在一些實施例中，通過矽襯底402的ISSG氧化、高密度電漿（HDP）氧化沉積或/及氟矽玻璃（FSG）氧化沉積來形成氧化矽膜412。在一些實施例中，氧化矽膜412不僅覆蓋凹槽410的底部，還覆蓋介電層404的外表面（例如，凹槽410的頂表面和側邊緣）。
方法500前進到操作506，如第5圖中所示，其中複數個介電/犧牲層對形成在第一介電層的頂表面上並填充在凹槽中。在一些實施例中，形成介電/犧牲層對包括交替地沉積介電層和犧牲層。每個介電/犧牲層對的厚度與凹槽邊緣處的每個臺階結構的厚度標稱上相同。形成介電/犧牲層對還可以包括平坦化沉積的介電層和犧牲層。在一些實施例中，在平坦化之後，第一介電層的頂表面上的介電/犧牲層對的數量與凹槽中的介電/犧牲層對的數量相同。
如第4D圖中所示，複數個介電/犧牲層對414形成在介電層404的頂表面上（在本文中也稱為“上部介電/犧牲層對”422），和填充在凹槽410中（在本文中也稱為“下部介電/犧牲層對”420）。在一些實施例中，通過一個或複數個薄膜沉積製程（包括但不限於PVD、CVD、ALD或其任意組合）交替地沉積犧牲層416和介電層418。在一些實施例中，犧牲層416包括氮化矽，並且介電層418包括氧化矽。可以控制沉積速率或/及沉積時間，使得每個介電/犧牲層對414的厚度（包括犧牲層416和介電層418的總厚度）與在凹槽410的邊緣處的每個臺階結構408的深度/高度標稱上相同。因此，下部介電/犧牲層對420可包括在下部介電/犧牲層對420的邊緣處的複數個臺階結構408。
在一些實施例中，介電/犧牲層對414的沉積包括首先填充在凹槽410中，直到下部介電/犧牲層對420的頂表面與介電層404的頂表面齊平。然後沉積可以繼續以在下部介電/犧牲層對420和介電層404的頂表面上形成上部介電/犧牲層對422。
應理解，沉積犧牲層416和介電層418的順序不受限制。為了沉積填充在凹槽410中的下部介電/犧牲層對420，沉積可以開始於犧牲層416或介電層418並且結束於犧牲層416或介電層418。類似地，為了在介電層404的頂表面上沉積上部介電/犧牲層對422，沉積可以開始於犧牲層416或介電層418，並結束於犧牲層416或介電層418。在第4D圖中，上部介電/犧牲層對422的數量大於下部介電/犧牲層對420的數量，以留下用於隨後平坦化的空間。
如在第4E圖中所示，通過複數個製程來平坦化上部介電/犧牲層對422。例如，可以通過微影和濕式/乾式蝕刻來沉積和圖案化硬遮罩和光阻層，以填充上部介電/犧牲層對422中的間隙，然後通過CMP或/及濕式/乾式蝕刻以去除多餘的上部介電/犧牲層對422。在一些實施例中，執行平坦化製程以使上部介電/犧牲層對422的數量與下部介電/犧牲層對420的數量相同。應理解，在一些實施例中，上部介電/犧牲層對422和下部介電/犧牲層對420的數量是不同的。
方法500前進到操作508，如第5圖中所示，其中在介電/犧牲層對的頂表面上形成第二光阻層。如在第4E圖中所示，通過旋塗在上部介電/犧牲層對422的頂表面上形成光阻層424，並通過微影和顯影將其圖案化。光阻層424可以是任何合適類型的正性或負性光阻。在一些實施例中，光阻層424被圖案化以與下部介電/犧牲層對420的頂部對準。例如，可以使用與下部介電/犧牲層對420（和凹槽410）相同的遮罩版，但是具有相反的光阻圖案。在一些實施例中，BARC膜沉積在光阻層424和上部介電/犧牲層對422之間，並且類似地圖案化為光阻層424。
方法500前進到操作510，如第5圖中所示，其中通過修整第二光阻層和蝕刻複數個介電/犧牲層對的複數個循環來圖案化介電/犧牲層對。在一些實施例中，圖案化介電/犧牲層對包括圖案化第二光阻層以暴露第一介電/犧牲層對的一部分（例如，頂部介電/犧牲層對），以及使用圖案化的第二光阻層作為蝕刻遮罩來蝕刻第一介電/犧牲層對的暴露部分以暴露第二介電/犧牲層對（例如，在頂部介電/犧牲層對下方的一個）。根據一些實施例，在每個修整蝕刻循環中，修整第二光阻層以暴露第一介電/犧牲層對的另一部分，並且使用修整的第二光阻層作為另一蝕刻遮罩來蝕刻第一和第二介電/犧牲層對的暴露部分，以在介電/犧牲層對的邊緣處形成臺階結構。可以重複修整蝕刻循環，直到蝕刻到達第一介電層的頂表面並且在介電/犧牲層對的邊緣處產生複數個臺階結構。在一些實施例中，修整的第二光阻層的量在每個修整蝕刻循環中標稱上相同，並且每個臺階結構的寬度標稱上也相同。
如第4E圖中所示，圖案化光阻層424以暴露上部介電/犧牲層對422中頂部的一個介電/犧牲層對的部分。圖案化的光阻層424用作蝕刻遮罩以通過濕式蝕刻或/及乾式蝕刻來蝕刻上部介電/犧牲層對422中頂部的一個介電/犧牲層對的暴露部分。可以使用任何合適的蝕刻劑（例如，濕式蝕刻或/及乾式蝕刻的蝕刻劑）來去除暴露部分中的介電/犧牲層對414中頂部的一個介電/犧牲層對的整個厚度（包括其中的犧牲層416和介電層418）。可以通過在介電/犧牲層對414中使用的不同材料（例如，氮化矽和氧化矽）上的蝕刻停止來控制蝕刻的厚度。蝕刻上部介電/犧牲層對422中頂部的一個介電/犧牲層對的暴露部分而暴露出在上部介電/犧牲層對422中頂部的一個介電/犧牲層對下方的一個介電/犧牲層對的部分。
如第4F圖中所示，然後修整圖案化的光阻層424（例如，經常從所有方向逐漸地和向內地蝕刻）以暴露上部介電/犧牲層對422中頂部的一個介電/犧牲層對的另一部分（如橫向箭頭所示）。修整的光阻層424的量可以通過修整速率或/及修整時間來控制，並且可以與所得到的臺階結構426的尺寸直接相關（例如，決定因素）。光阻層424的修整可以使用任何合適的蝕刻製程（例如，各向同性乾式蝕刻或濕式蝕刻）來執行。使用修整的光阻層424作為蝕刻遮罩來蝕刻上部介電/犧牲層對422中頂部的一個介電/犧牲層對的擴大的暴露部分和在上部介電/犧牲層對422中頂部的一個介電/犧牲層對下方的一個介電/犧牲層對的暴露部分，以形成一個臺階結構426。可以使用任何合適的蝕刻劑（例如，濕式蝕刻或/及乾式蝕刻的蝕刻劑）來朝向矽襯底402（如垂直箭頭所示）去除暴露部分中介電/犧牲層對414的整個厚度（包括其中的犧牲層416和介電層418）。光阻層424的修整製程之後是介電/犧牲層對414的蝕刻製程，這在本文中稱為介電/犧牲層對414的修整蝕刻循環。
如第4F圖中所示，重複介電/犧牲層對414的修整蝕刻循環，直到蝕刻到達介電層404的頂表面（即，完成對上部介電/犧牲層對422中底部的一個介電/犧牲層對的蝕刻）。因此，上部介電/犧牲層對422被圖案化，其中在上部介電/犧牲層對422的邊緣處具有複數個臺階結構426。由於介電/犧牲層對414的重複修整蝕刻循環，上部介電/犧牲層對422可具有傾斜的側邊緣和小於底部介電/犧牲層對的頂部介電/犧牲層對。也就是說，上部介電/犧牲層對422中的每一個的長度隨著其朝向矽襯底402而逐漸增加。臺階結構426的數量可以由介電/犧牲層對414的修整蝕刻循環的數量來確定。每個臺階結構426的尺寸可以通過每個循環中修整的光阻層424的量（例如，確定橫向方向上的寬度）和通過介電/犧牲層對414的厚度（例如，確定垂直方向上的深度/高度）來確定。在一些實施例中，每個週期中修整的光阻層424的量標稱上相同，使得每個臺階結構426的寬度標稱上相同。在一些實施例中，介電/犧牲層對414的厚度標稱上相同，使得每個臺階結構426的深度/高度標稱上相同。
方法500前進到操作512，如第5圖中所示，其中第二介電層形成在第一介電層的頂表面上並覆蓋圖案化的複數個介電/犧牲層對。形成第二介電層可包括沉積氧化矽膜和平坦化氧化矽膜。
如第4G圖中所示，介電層428形成在介電層404的頂表面上並覆蓋圖案化的上部介電/犧牲層對422。介電層428可包括諸如TEOS氧化矽之類的氧化矽、或任何其他介電材料，包括但不限於氮化矽、氮氧化矽或其任意組合。介電層428可以通過一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD、旋塗或其任意組合）來形成。在一些實施例中，HDP或/及FSG氧化矽膜沉積在介電層428和介電層404之間（以及介電層428和圖案化的上部介電/犧牲層對422之間）。如第4H圖中所示，通過複數個製程來平坦化介電層428。例如，可以通過微影和濕式/乾式蝕刻來沉積和圖案化硬遮罩和光阻層，以填充介電層428中的間隙，然後通過CMP或/及濕式/乾式蝕刻來去除多餘的介電層428。
方法500前進到操作514，如第5圖中所示，其中通過用複數個導體層替換第一介電層的頂表面上的圖案化的介電/犧牲層對中的犧牲層和凹槽中的介電/犧牲層對中的犧牲層，來在襯底上形成包括複數個導體/介電層對的儲存堆疊層。該製程也稱為“閘極替換製程”。在一些實施例中，閘極替換製程包括蝕刻穿過介電/犧牲層對的複數個開口，穿過開口蝕刻介電/犧牲層對中的犧牲層，以及穿過開口將導體層沉積在導體/介電層對中。
如第4I圖中所示，穿過圖案化的上部介電/犧牲層對422和下部介電/犧牲層對420蝕刻開口430（例如，閘縫隙）。可以通過濕式蝕刻或/及乾式蝕刻介電層（例如，氧化矽和氮化矽）來形成開口430。開口430用作閘極替換製程的路徑，閘極替換製程用導體層432替換圖案化的上部介電/犧牲層對422和下部介電/犧牲層對420中的犧牲層416，以形成複數個導體/介電層對434。可以通過對介電層418（例如，氧化矽）有選擇性地濕式蝕刻犧牲層416（例如，氮化矽）並且用導體層432（例如，W）填充該結構來執行導體層432對犧牲層416的替換。可以通過PVD、CVD、ALD、任何其他合適的製程或其任意組合來沉積導體層432。導體層432可包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任意組合。
結果，在閘極替換製程之後，第4H圖中的圖案化的上部介電/犧牲層對422變為上部儲存堆疊層436（例如，第1圖中的上層面128中的儲存堆疊層104的一部分），並且第4H圖中的下部介電/犧牲層對420變為下部儲存堆疊層438（例如，第1圖中的下層面126中的儲存堆疊層104的一部分）。上部儲存堆疊層436和下部儲存堆疊層438一起變為在側視圖中具有基本六邊形形狀的儲存堆疊層444（例如，第1圖中的儲存堆疊層104）。在第4H圖中的圖案化的上部介電/犧牲層對422的邊緣處的臺階結構426變為上部儲存堆疊層436的階梯結構440（例如，第1圖中的第二和第四階梯結構124B和124D），並且在第4H圖中的下部介電/犧牲層對420的邊緣處的臺階結構408變為下部儲存堆疊層438的階梯結構442（例如，第1圖中的第一和第三階梯結構124A和124C）。應當理解，可以容易地理解在儲存堆疊層444中形成其他元件（例如，NAND記憶體串）和局部互連（例如，字元線通孔觸點）的細節，因此，這裡不再描述。
對特定實施例的上述說明因此將揭示本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改或/及調整以用於各種應用，而不需要過度實驗，且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據所附發明申請專利範圍及其等同物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧3D記憶體裝置102‧‧‧襯底104‧‧‧儲存堆疊層106‧‧‧NAND記憶體串108‧‧‧導體/介電層對110‧‧‧導體層112‧‧‧介電層114‧‧‧氧化矽膜116‧‧‧內部區域118‧‧‧外部區域120‧‧‧半導體通道122‧‧‧儲存膜124A‧‧‧第一階梯結構124B‧‧‧第二階梯結構124C‧‧‧第三階梯結構124D‧‧‧第四階梯結構126‧‧‧下層面128‧‧‧上層面130A‧‧‧第一組字元線通孔觸點130B‧‧‧第二組字元線通孔觸點130C‧‧‧第三組字元線通孔觸點130D‧‧‧第四組字元線通孔觸點132‧‧‧NAND記憶體串通孔觸點302‧‧‧正面互連層304‧‧‧互連線306‧‧‧通孔觸點308‧‧‧背面互連層310‧‧‧互連線312‧‧‧通孔觸點314‧‧‧通孔觸點402‧‧‧矽襯底404‧‧‧介電層406‧‧‧光阻層408‧‧‧臺階結構410‧‧‧凹槽412‧‧‧氧化矽膜414‧‧‧介電/犧牲層對416‧‧‧犧牲層418‧‧‧介電層420‧‧‧下部介電/犧牲層對422‧‧‧上部介電/犧牲層對424‧‧‧光阻層426‧‧‧臺階結構428‧‧‧介電層430‧‧‧開口432‧‧‧導體層434‧‧‧導體/介電層對436‧‧‧上部儲存堆疊層438‧‧‧下部儲存堆疊層440‧‧‧階梯結構442‧‧‧階梯結構444‧‧‧儲存堆疊層502‧‧‧操作504‧‧‧操作506‧‧‧操作508‧‧‧操作510‧‧‧操作512‧‧‧操作514‧‧‧操作
併入本文中並且構成說明書的部分的附圖示出了本公開的實施例，並且與說明書一起進一步用來對本公開的原理進行解釋，並且使相關領域技術人員能夠實施和使用本公開。 第1圖示出了根據一些實施例的具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的橫截面。 第2圖示出了根據一些實施例的3D記憶體裝置中的示例性儲存堆疊層的平面圖。 第3A圖示出了根據一些實施例的具有用於雙側佈線到互連層的階梯結構的示例性3D記憶體裝置的橫截面。 第3B圖示出了根據一些實施例的具有用於雙側佈線到互連層的階梯結構的另一示例性3D記憶體裝置的橫截面。 第4A圖至第4I圖示出了根據一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的製造製程。 第5圖是根據一些實施例的用於形成具有用於雙側佈線的階梯結構的示例性3D記憶體裝置的方法的流程圖。 將參考附圖來描述本公開的實施例。
100‧‧‧3D記憶體裝置
102‧‧‧襯底
104‧‧‧儲存堆疊層
106‧‧‧NAND記憶體串
108‧‧‧導體/介電層對
110‧‧‧導體層
112‧‧‧介電層
114‧‧‧氧化矽膜
116‧‧‧內部區域
118‧‧‧外部區域
120‧‧‧半導體通道
122‧‧‧儲存膜
124A‧‧‧第一階梯結構
124B‧‧‧第二階梯結構
124C‧‧‧第三階梯結構
124D‧‧‧第四階梯結構
126‧‧‧下層面
128‧‧‧上層面
130A‧‧‧第一組字元線通孔觸點
130B‧‧‧第二組字元線通孔觸點
130C‧‧‧第三組字元線通孔觸點
130D‧‧‧第四組字元線通孔觸點
132‧‧‧NAND記憶體串通孔觸點

Claims (20)

  1. 一種三維（3D）記憶體裝置，包括： 襯底； 儲存堆疊層，其設置在該襯底之上，並包括交替堆疊的複數個導體/介電層對；以及 記憶體串的陣列，各該記憶體串垂直延伸穿過該儲存堆疊層的內部區域， 其中，該儲存堆疊層的外部區域包括設置在該襯底上的第一階梯結構和設置在該第一階梯結構之上的第二階梯結構； 該第一階梯結構中的沿遠離該襯底的垂直方向的該等導體/介電層對的第一邊緣遠離該記憶體串的陣列橫向交錯排列；並且 該第二階梯結構中的沿遠離該襯底的垂直方向的該等導體/介電層對的第二邊緣朝向該記憶體串的陣列橫向交錯排列。
  2. 如請求項1所述的3D記憶體裝置，其中： 該儲存堆疊層的該外部區域還包括設置在該襯底上的第三階梯結構和設置在該第三階梯結構之上的第四階梯結構； 該第三階梯結構中的沿遠離該襯底的垂直方向的該等導體/介電層對的第三邊緣遠離該記憶體串的陣列橫向交錯排列；並且 該第四階梯結構中的沿遠離該襯底的垂直方向的該等導體/介電層對的第四邊緣朝向該記憶體串的陣列橫向交錯排列。
  3. 如請求項1所述的3D記憶體裝置，其中各該導體/介電層對的長度分別從中間導體/介電層對朝向頂部導體/介電層對和底部導體/介電層對減小。
  4. 如請求項2所述的3D記憶體裝置，其中該第一階梯結構和該第三階梯結構中的每一個中的導體/介電層對的第一數量是相同的，並且該第二階梯結構和該第四階梯結構中的每一個中的導體/介電層對的第二數量是相同的。
  5. 如請求項4所述的3D記憶體裝置，其中該第一數量與該第二數量相同。
  6. 如請求項1所述的3D記憶體裝置，還包括： 第一互連層，其設置在該儲存堆疊層之下；以及 複數個第一通孔觸點，各該第一通孔觸點與該第一階梯結構中的一個導體/介電層對中的導體層接觸，其中各該第一通孔觸點電性連接到該第一互連層。
  7. 如請求項6所述的3D記憶體裝置，其中： 該第一互連層和該儲存堆疊層設置在該襯底的相對側；並且 該3D記憶體裝置還包括複數個第二通孔觸點，各該第二通孔觸點延伸穿過該襯底並電性連接到該等第一通孔觸點之一和該第一互連層。
  8. 如請求項1所述的3D記憶體裝置，還包括： 設置在該儲存堆疊層之上的第二互連層；以及 複數個第三通孔觸點，各該第三通孔觸點與該第二階梯結構中的一個導體/介電層對中的導體層接觸，其中各該第三通孔觸點電性連接到該第二互連層。
  9. 如請求項1所述的3D記憶體裝置，其中： 該第一階梯結構中的每個相鄰導體/介電層對的該第一邊緣遠離該記憶體串的陣列橫向交錯排列，並且 該第二階梯結構中的每個相鄰導體/介電層對的該第二邊緣朝向該記憶體串的陣列橫向交錯排列。
  10. 如請求項9所述的3D記憶體裝置，其中該第一階梯結構中的每個相鄰導體/介電層對的該第一邊緣的偏移與該第二階梯結構中的每個相鄰導體/介電層對的該第二邊緣的偏移相同。
  11. 如請求項1所述的3D記憶體裝置，其中，該儲存堆疊層在側視圖中具有大致六邊形的形狀。
  12. 一種三維（3D）記憶體裝置，包括： 襯底； 儲存堆疊層，其設置在該襯底之上，並包括交替堆疊的複數個導體/介電層對；以及 記憶體串的陣列，各該記憶體串垂直延伸穿過該儲存堆疊層的內部區域， 其中，該儲存堆疊層的外部區域包括設置在該襯底上的第一階梯結構和設置在該襯底上的第二階梯結構； 該第一階梯結構中的沿遠離該襯底的垂直方向的該等導體/介電層對的第一邊緣遠離該記憶體串的陣列橫向交錯排列；並且 該第二階梯結構中的沿遠離該襯底的垂直方向的該等導體/介電層對的第二邊緣遠離該記憶體串的陣列橫向交錯排列。
  13. 一種三維（3D）記憶體裝置，包括： 襯底； 儲存堆疊層，其設置在該襯底之上，並包括交替堆疊的複數個導體/介電層對，其中各該導體/介電層對的長度分別從中間導體/介電層對朝向頂部導體/介電層對和底部導體/介電層對減小；以及 記憶體串的陣列，各該記憶體串垂直延伸穿過該儲存堆疊層。
  14. 如請求項13所述的3D記憶體裝置，還包括： 設置在該儲存堆疊層之上的第一互連層；以及 分別與一些導體/介電層對中的導體層接觸的複數個第一通孔觸點，該等第一通孔觸點電性連接到該第一互連層。
  15. 如請求項13所述的3D記憶體裝置，還包括： 設置在該儲存堆疊層之下的第二互連層；以及 分別與一些導體/介電層對中的導體層接觸的複數個第二通孔觸點，該等第二通孔觸點電性連接到該第二互連層。
  16. 如請求項15所述的3D記憶體裝置，其中： 該第二互連層和該儲存堆疊層設置在該襯底的相對側；並且 該3D記憶體裝置還包括複數個第三通孔觸點，其延伸穿過該襯底並電性連接到該第二互連層和該等第二通孔觸點。
  17. 如請求項13所述的3D記憶體裝置，其中： 每個相鄰導體/介電層對的一側的第一邊緣橫向交錯排列；並且 每個相鄰導體/介電層對的另一側的第二邊緣橫向交錯排列。
  18. 如請求項17所述的3D記憶體裝置，其中： 每個相鄰導體/介電層對的該第一邊緣的第一偏移是相同的；並且 每個相鄰導體/介電層對的該第二邊緣的第二偏移是相同的。
  19. 如請求項18所述的3D記憶體裝置，其中，該第一偏移與該第二偏移相同。
  20. 如請求項13所述的3D記憶體裝置，其中，該儲存堆疊層在側視圖中具有大致六邊形的形狀。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI831109B (zh) * 2021-06-16 2024-02-01 日商鎧俠股份有限公司 半導體記憶裝置及半導體記憶裝置之製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109314114B (zh) 2018-06-28 2019-11-22 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
WO2020000296A1 (en) 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing
CN110168728B (zh) * 2019-04-12 2020-05-22 长江存储科技有限责任公司 具有沉积的半导体插塞的三维存储器件及其形成方法
CN110800108B (zh) * 2019-09-20 2021-09-14 长江存储科技有限责任公司 具有多堆栈结构的三维存储器件及其形成方法
WO2021051383A1 (en) 2019-09-20 2021-03-25 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having multi-deck structure and methods for forming the same
CN111403404B (zh) * 2020-03-02 2021-08-13 长江存储科技有限责任公司 存储结构及其制备方法
WO2021189190A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
KR102674073B1 (ko) * 2020-03-23 2024-06-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조 및 이를 형성하기 위한 방법
WO2021232409A1 (en) * 2020-05-22 2021-11-25 Yangtze Memory Technologies Co., Ltd. Memory device and formation method thereof
KR20210145417A (ko) * 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
US11569259B2 (en) * 2020-08-05 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with double-sided stepped surfaces and method of making thereof
KR20220032977A (ko) * 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
CN112185981B (zh) * 2020-09-30 2022-06-14 长江存储科技有限责任公司 三维存储器结构制备方法
CN112740375B (zh) * 2020-12-23 2023-02-10 长江存储科技有限责任公司 用于在形成半导体器件时抛光电介质层的方法
KR20220113048A (ko) * 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
JP2022126323A (ja) * 2021-02-18 2022-08-30 キオクシア株式会社 半導体記憶装置
CN112951802A (zh) * 2021-02-22 2021-06-11 长江存储科技有限责任公司 三维存储器件及其制造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080013243A (ko) 2006-08-08 2008-02-13 삼성전자주식회사 불휘발성 메모리 장치의 제조방법
KR100881818B1 (ko) 2006-09-04 2009-02-03 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US7851298B2 (en) 2007-10-29 2010-12-14 Hynix Semiconductor Inc. Method for fabricating transistor in a semiconductor device utilizing an etch stop layer pattern as a dummy pattern for the gate electrode formation
KR101713228B1 (ko) 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR101212709B1 (ko) 2010-12-29 2012-12-14 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치
KR20130072522A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
US8609536B1 (en) * 2012-07-06 2013-12-17 Micron Technology, Inc. Stair step formation using at least two masks
KR20140089793A (ko) 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
KR102190370B1 (ko) * 2014-01-10 2020-12-11 삼성전자주식회사 도전 패턴의 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
KR20150086158A (ko) 2014-01-17 2015-07-27 주식회사 엘지화학 배리어 필름 및 그 제조 방법
KR20160096309A (ko) 2015-02-05 2016-08-16 에스케이하이닉스 주식회사 3차원 비휘발성 반도체 장치
US9281315B1 (en) * 2015-03-03 2016-03-08 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
CN106145694A (zh) 2015-03-11 2016-11-23 上海耀皮玻璃集团股份有限公司 一种低辐射镀膜玻璃
KR20160143261A (ko) * 2015-06-05 2016-12-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그의 제조 방법
CN107431063B (zh) 2015-06-15 2020-03-31 桑迪士克科技有限责任公司 与三维存储器器件集成的无源器件
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9935124B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Split memory cells with unsplit select gates in a three-dimensional memory device
US9806093B2 (en) * 2015-12-22 2017-10-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US10049744B2 (en) * 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102664184B1 (ko) * 2016-01-15 2024-05-16 삼성전자주식회사 3차원 반도체 메모리 장치
US10269620B2 (en) 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US10373970B2 (en) 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
CN107230658B (zh) 2016-03-25 2019-11-01 中芯国际集成电路制造(上海)有限公司 形成具有扩展空气间隙的半导体器件的方法
US10461090B2 (en) * 2016-07-22 2019-10-29 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US10446437B2 (en) 2016-10-10 2019-10-15 Macronix International Co., Ltd. Interlevel connectors in multilevel circuitry, and method for forming the same
CN106746729A (zh) 2016-12-30 2017-05-31 广东中航特种玻璃技术有限公司 基于多金属层的可钢化中性色双银低辐射镀膜玻璃及制法
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
CN107706182A (zh) * 2017-08-22 2018-02-16 长江存储科技有限责任公司 一种三维存储器的制备方法及其结构
CN107658309B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器阵列的多级接触及其制造方法
CN107579070B (zh) 2017-08-31 2019-01-25 长江存储科技有限责任公司 一种3d nand存储器件的堆叠层及其制造方法
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
WO2020000296A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing
CN109314114B (zh) * 2018-06-28 2019-11-22 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
WO2020000315A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI831109B (zh) * 2021-06-16 2024-02-01 日商鎧俠股份有限公司 半導體記憶裝置及半導體記憶裝置之製造方法

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