CN112447734A - 存储器器件及其制造方法 - Google Patents

存储器器件及其制造方法 Download PDF

Info

Publication number
CN112447734A
CN112447734A CN202010511709.3A CN202010511709A CN112447734A CN 112447734 A CN112447734 A CN 112447734A CN 202010511709 A CN202010511709 A CN 202010511709A CN 112447734 A CN112447734 A CN 112447734A
Authority
CN
China
Prior art keywords
gate
transistor
source
structures
gate structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010511709.3A
Other languages
English (en)
Inventor
张盟昇
黄家恩
邱奕勋
王奕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112447734A publication Critical patent/CN112447734A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

本公开提供一种存储器器件及一种存储器器件的制造方法。所述存储器器件包括晶体管、第一嵌入式绝缘结构及第二嵌入式绝缘结构。晶体管形成在衬底上，且包括栅极结构、通道结构、源极电极及漏极电极。通道结构穿透栅极结构，且与源极电极及漏极电极接触。第一嵌入式绝缘结构及第二嵌入式绝缘结构设置在衬底中，且与源极电极及漏极电极交叠。第一嵌入式绝缘结构与第二嵌入式绝缘结构通过衬底的位于栅极结构下方的一部分在侧向上彼此间隔开。

Description

存储器器件及其制造方法
相关申请的交叉参考
本申请主张2019年8月29日提出申请、序列号为62/893,193的美国临时申请的优先权权益。上述专利申请的全文在此并入本文供参考，且构成本说明书的一部分。
技术领域
本公开涉及一种存储器件及其制造方法，且特别是涉及一种一次可编程(One-time programmable，OTP)存储器及其制造方法。
背景技术
一次性可编程(One-time-programmable，OTP)存储器是一种其中数据仅可被写入一次的非挥发性存储器(non-volatile memory，NVM)。一旦OTP存储器被编程，即使电源被移除，所写入的数据也会被保留。OTP存储器用于需要对数据进行可靠及可重复读取的应用中。实例包括模拟电路系统(analog circuitry)、传感器电路系统或显示电路系统的启动程式(boot code)、加密钥(encryption key)及配置参数。就OTP存储器的操作来说，对OTP存储器进行编程需要高电压。由于具有较低编程电压的OTP存储器可与其他集成电路更兼容，因此降低编程电压的方法是所述领域中的重要目标之一。
发明内容
在本公开的一个方面中，提供一种存储器器件。所述存储器器件包括：晶体管，形成在衬底上，且包括栅极结构、通道结构、源极电极及漏极电极，其中所述源极电极及所述漏极电极位于所述栅极结构的相对两侧处，所述通道结构穿透所述栅极结构，且与所述源极电极及所述漏极电极接触；以及第一嵌入式绝缘结构及第二嵌入式绝缘结构，设置在所述衬底中且与所述晶体管的所述源极电极及所述漏极电极交叠，其中所述第一嵌入式绝缘结构通过所述衬底的位于所述栅极结构下方的一部分与所述第二嵌入式绝缘结构在侧向上间隔开。
在本公开的另一方面中，提供一种存储器器件。所述存储器器件包括：第一晶体管，形成在衬底上，且包括栅极结构、源极电极及漏极电极，其中所述源极电极及所述漏极电极位于所述栅极结构的相对两侧处；嵌入式绝缘结构，形成在所述衬底中，且与所述第一晶体管的所述源极电极或所述漏极电极交叠，其中在所述栅极结构的一侧处的所述嵌入式绝缘结构不延伸到所述栅极结构的相对侧；以及一次性可编程器件，形成在所述衬底上且电耦合到所述第一晶体管的所述源极电极或所述漏极电极。
在本公开的又一方面中，提供一种存储器器件的制造方法。所述方法包括：在衬底上形成堆叠结构，其中所述堆叠结构沿第一方向延伸，且所述堆叠结构包括交替地堆叠在所述衬底上的半导体层及牺牲层；在所述衬底上形成牺牲栅极结构，其中所述牺牲栅极结构沿与所述第一方向相交的第二方向延伸，且覆盖所述堆叠结构的一部分；移除所述堆叠结构的不与所述牺牲栅极结构交叠的部分；在所述衬底的暴露表面处形成至少一个凹陷，其中所述至少一个凹陷位于所述牺牲栅极结构的相对两侧中的一者或两者处；将绝缘材料填充到所述至少一个凹陷中，以形成至少一个嵌入式绝缘结构；在所述牺牲栅极结构的所述相对两侧处形成源极电极及第二电极，其中剩余的所述堆叠结构中的所述半导体层连接在所述源极电极与所述漏极电极之间，且所述源极电极及所述漏极电极中的至少一者与所述至少一个嵌入式绝缘结构交叠；以及用栅极结构替换所述牺牲栅极结构，且移除所述牺牲层。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是示出根据本公开一些实施例的具有反熔丝单元(antifuse cell)的存储器器件的方块图。
图2A是示出图1中所示反熔丝单元中的一者的三维示意图。
图2B是示出如图2A中所示反熔丝单元的平面示意图。
图2C是沿图2B中所示的线A-A’的横截面示意图。
图2D是沿图2B中所示的线B-B’的横截面示意图。
图3A至图3E是示出根据本公开一些实施例的反熔丝单元的俯视图。
图4是示出根据本公开一些实施例的由保护环包围的一些反熔丝单元的平面示意图。
图5A及图5B是示出根据本公开一些实施例的反熔丝单元的横截面示意图。
图6是示出根据本公开一些实施例的具有电熔丝(electrical fuse，efuse)单元的存储器器件的方块图。
图7A是示出图6中所示电熔丝单元中的一者的平面示意图。
图7B是示出根据本公开一些实施例的电熔丝单元的平面示意图。
图8是示出根据本公开一些实施例的由保护环(guard ring)包围的一些电熔丝单元的平面示意图。
图9是示出根据本公开一些实施例的形成晶体管及嵌入式绝缘结构的方法的流程图。
图10A至图10L是示出在如图9中所示形成晶体管及嵌入式绝缘结构的工艺期间各个阶段处的结构的横截面示意图。
图10M是沿图10L中所示的线C-C’的横截面图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。例如，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下”、“在…下面”、“下部的”、“在…上方”、“上部的”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
可通过任何合适的图案化方法来形成全包围栅极(gate all around，GAA)晶体管结构。例如，可使用包括双重图案化工艺或多重图案化工艺在内的一种或多种光刻工艺将结构图案化。一般来说，双重图案化工艺或多重图案化工艺结合光刻工艺与自对准工艺(self-aligned process)，从而使得待形成的图案具有例如比原本可使用单个、直接光刻工艺获得的节距(pitch)小的节距。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺将所述牺牲层图案化。使用自对准工艺在图案化牺牲层旁边形成间隔壁。接着移除牺牲层，且接着可使用剩余的间隔壁形成GAA结构。
图1是示出根据本公开一些实施例的具有反熔丝单元100的存储器器件10的方块图。图2A是示出图1中所示反熔丝单元100中的一者的三维示意图。
参照图1，存储器器件10包括多个反熔丝单元100。在一些实施例中，反熔丝单元100中的每一者包括读取晶体管TR及编程晶体管(program transistor)TP。读取晶体管TR与编程晶体管TP通过共用源极/漏极电极连接在一起，且电耦合到位线BL。另外，读取晶体管TR及编程晶体管TP的栅电极分别电耦合到读取字线WLR及编程字线(program wordline)WLP。栅极介电质击穿(Gate dielectric breakdown)可作为一次性编程机制，且可通过向编程字线WLP施加高电压来实现。在编程晶体管TP的栅极介电质击穿之前，编程晶体管TP的栅极与源极/漏极电极之间的区域可视为电容器，且编程晶体管TP可被视为处于高电阻状态(即，具有逻辑数据“1”)。当编程字线WLP接收到高电压时，在编程晶体管TP中可能发生栅极介电质击穿，且可能形成穿透编程晶体管TP的栅极介电质的导电路径。通过此种方式，编程晶体管TP的栅极与源极/漏极电极之间的区域可视为电阻器，且编程晶体管TP可被视为处于低电阻状态(即，具有逻辑数据“0”)。由于栅极介电质击穿是不可恢复的，因此编程晶体管TP起到OTP器件的作用。另一方面，在读取操作期间，通过导通读取晶体管TR且在编程字线WLP与位线BL之间施加电压差，可检测编程晶体管TP的电阻状态。在一些实施例中，反熔丝单元100排列成具有多个行(row)及多个列(column)的阵列。反熔丝单元100的列可共用读取字线WLR中的一者及编程字线WLP中的一者，且可各自电耦合到位线BL中的一者。另外，每一位线BL由一行反熔丝单元100共用。在一些实施例中，读取字线WLR及编程字线WLP由字线驱动器WLD控制，而位线BL由位线驱动器BLD控制，且可通过使用电耦合到位线驱动器BLD的感测放大器SA来读出反熔丝单元100的电阻状态进行。
参照图1及图2A，图2A中绘示图1中所示反熔丝单元100中的一者。反熔丝单元100的编程晶体管TP及读取晶体管TR分别包括栅极结构102及位于栅极结构102的相对两侧处的一对源极/漏极电极104。栅极结构102及源极/漏极电极104沿第一方向X排列，且沿与第一方向X相交(例如，垂直于第一方向X)的第二方向Y延伸。栅极结构102中的一者是如图1中所示读取字线WLR的一部分，且栅极结构102中的另一者是如图1中所示编程字线WLP的一部分。另外，位于栅极结构102之间的源极/漏极电极104中的一者由编程晶体管TP与读取晶体管TR共用。在一些实施例中，栅极结构102及源极/漏极电极104形成在衬底SB(例如半导体晶片或绝缘体上半导体(semiconductor-on-insulator，SOI)晶片)之上。另外，编程晶体管TP进一步包括至少一个嵌入式绝缘结构106。所述至少一个嵌入式绝缘结构106形成在衬底SB中，且从衬底SB的顶表面延伸到衬底SB中。在一些实施例中，如图2A中所示，编程晶体管TP包括多个嵌入式绝缘结构106，所述多个嵌入式绝缘结构106在侧向上彼此分开，且被排列为沿第二方向Y延伸的两列，且位于编程晶体管TP的栅极结构102的相对两侧处。所述两列嵌入式绝缘结构106分别与源极/漏极电极104交叠。另外，嵌入式绝缘结构106可或可不进一步延伸到位于编程晶体管TP的栅极结构102的周边部分下方的区域。尽管如此，所述两列嵌入式绝缘结构106通过衬底SB的一部分在侧向上仍彼此间隔开。也就是说，编程晶体管TP的栅极结构102可不完全地与嵌入式绝缘结构106交叠，且嵌入式绝缘结构106中的每一者可不延伸跨过栅极结构102的相对两侧。在一些实施例中，如图2A中所示，嵌入式绝缘结构106的一些侧壁与编程晶体管TP的栅极结构102的相对侧壁实质上共面。另一方面，嵌入式绝缘结构106可不同时与读取晶体管TR的两个源极/漏极电极104交叠。例如，如图2A中所示，读取晶体管TR的源极/漏极电极104中的一者与嵌入式绝缘结构106中的一些交叠，而读取晶体管TR的另一源极/漏极电极104不与嵌入式绝缘结构106中的任何一者交叠。另外，位于共用源极/漏极电极104下方的嵌入式绝缘结构106可或可不进一步延伸到位于读取晶体管TR的栅极结构102的周边部分下方的区域，但是读取晶体管TR的栅极结构102可不完全地与这些嵌入式绝缘结构106交叠，且每一嵌入式绝缘结构106可不延伸跨过此栅极结构102的相对两侧。在一些实施例中，如图2A中所示，位于共用源极/漏极电极104下方的嵌入式绝缘结构106的一些侧壁与读取晶体管TR的栅极结构102的一侧壁实质上共面。
在编程晶体管TP的操作期间，可能意外地形成栅极泄漏。此栅极泄漏从编程晶体管TP的栅极结构102下方沿泄漏路径(leakage path)而往外扩散。通过设置嵌入式绝缘结构106，可切断编程晶体管TP下方的泄漏路径。因此，在编程操作期间，可避免来自于电耦合到同一编程字线WLP(如图1中所示)的未选择编程晶体管TP的意外栅极泄漏加总而形成庞大的泄漏电流。此庞大的漏电流可能导致沿编程字线WLP的显著电压降(voltage drop)，且可能需要附加的泵浦电路(pumping circuit)来提高施加到编程字线WLP的编程电压，以便确保栅极介电质击穿将发生在所选择的编程晶体管TP中。换句话说，通过设置嵌入式绝缘结构106，存储器器件10可通过相对低的编程电压来进行编程，且在存储器器件10中可能不需要被配置成提高编程电压的泵浦电路。因此，具有嵌入式绝缘结构106的存储器器件10可与其他集成电路更兼容。此外，由于嵌入式绝缘结构106不位于读取晶体管TR的两个源极/漏极电极104的下方，因此可降低读取晶体管TR的操作速度受嵌入式绝缘结构106所造成的寄生电容的影响。
在一些实施例中，反熔丝单元100进一步包括虚设栅极结构108(例如，两个虚设栅极结构108)。虚设栅极结构108设置在衬底SB上。另外，虚设栅极结构108沿第二方向Y延伸，且栅极结构102排列在虚设栅极结构108之间。一列嵌入式绝缘结构106可位于编程晶体管TP的栅极结构102与虚设栅极结构108中的一者之间。另外，此列嵌入式绝缘结构106可或可不进一步延伸到位于虚设栅极结构108下方的区域，但不与整个虚设栅极结构108交叠，且可不延伸跨过虚设栅极结构108的相对两侧。虚设栅极结构108可为电性浮置，或者接收可能无法导通寄生晶体管的电压。所述寄生晶体管各自由虚设栅极结构108中的一者及位于虚设栅极结构108下方的衬底SB的一部分形成。通过此种电压配置方式，可减少相邻反熔丝单元100之间的干扰。
图2B是示出如图2A中所示反熔丝单元100的平面示意图。图2C是沿图2B中所示的线A-A’的横截面示意图。图2D是沿图2B中所示的线B-B’的横截面示意图。
如图2B中所示，在一些实施例中，嵌入式绝缘结构106分开排列在编程晶体管TP的栅极结构102的相对两侧处，且与编程晶体管TP的一对源极/漏极电极104交叠。一列嵌入式绝缘结构106位于编程晶体管TP的栅极结构102与虚设栅极结构108中的一者之间，而另一列嵌入式绝缘结构106位于编程晶体管TP与读取晶体管TR的栅极结构102之间。另外，源极/漏极电极104的与嵌入式绝缘结构106交叠的部分从源极/漏极电极104的近端(面向编程晶体管TP的栅极结构102)延伸到源极/漏极电极104的远端(背向编程晶体管TP的栅极结构102)。
如图2C中所示，在一些实施例中，读取晶体管TR及编程晶体管TP是全包围栅极(GAA)场效晶体管(field effect transistor，FET)。在这些实施例中，读取晶体管TR及编程晶体管TP分别包括通道结构110，且栅极结构102分别包括栅极介电层112、功函数层114、导电材料116、栅极间隔壁118及内部间隔壁120。通道结构110可为半导体片材(semiconductor sheet)。通道结构110沿第一方向X穿过栅极结构102，且与位于栅极结构102的相对两侧处的源极/漏极电极104接触。通道结构110可被划分成多个组。尽管未示出，多组通道结构110沿第二方向Y分开排列。如图2C中所示，每一组包括多于一个通道结构110，且每一组中的通道结构110沿垂直方向Z分开排列。内部间隔壁120中的两者位于垂直相邻的通道结构110之间或者最底部的通道结构110与衬底SB之间，且在侧向上彼此间隔开。内部间隔壁120的外侧壁界定栅极结构102的相对侧壁的一部分，且与位于栅极结构102的相对两侧处的源极/漏极电极104接触。栅极间隔壁118的一些部分位于最顶部的通道结构110上，且彼此间隔开。栅极间隔壁118的外侧壁界定通道结构110的相对侧壁的另一部分，且可或可不与位于栅极结构102的相对两侧处的源极/漏极电极104接触。栅极介电层112、功函数层114及导电材料116填充在界定于栅极间隔壁118、通道结构110及内部间隔壁120之间的空间中。通道结构110被栅极介电层112包绕。另外，栅极介电层112可进一步覆盖衬底SB的表面，且覆盖栅极间隔壁118及内部间隔壁120的内侧壁。功函数层114覆盖栅极介电层112，且栅极结构102中的上述空间的剩余部分被导电材料116填充。导电材料116及功函数层114可共同地起到栅电极的作用。当通过向栅电极施加适当的电压来导通晶体管(即，读取晶体管TR或编程晶体管TP)时，可在通道结构110中诱导产生电荷，且可在位于栅极结构102的相对两侧处的源极/漏极电极104之间形成导电路径。在反熔丝单元100的编程操作期间，编程晶体管TP的栅电极可接收高电压，此可导致击穿栅极介电层112的位于通道结构110与栅电极之间的部分，从而使得逻辑数据“1”可被写入反熔丝单元100中。
尽管未示出，反熔丝单元100可进一步包括穿过虚设栅极结构108(如图2B中所示)的附加通道结构。另外，可形成附加的栅极介电层、功函数层、导电材料、内部间隔壁及栅极间隔壁以包绕附加的通道结构。虚设栅极结构108在结构上相似于栅极结构102，且本文中不再对其予以赘述。此外，在替代实施例中，读取晶体管TR及编程晶体管是鳍型场效晶体管(fin-type FET，finFET)。在这些替代实施例中，如图2C中所示的每一组通道结构110可由半导体鳍结构替换，且此种半导体鳍结构的顶表面及相对侧壁被栅极介电层、功函数层及导电材料覆盖。
如图2D中所示，在一些实施例中，一列嵌入式绝缘结构106沿第二方向Y分开排列，且与源极/漏极电极104中的一者交叠。所属领域中的技术人员可根据设计要求调整嵌入式绝缘结构106的尺寸、形状及相邻嵌入式绝缘结构106之间的间距，本公开不限于此。
图3A至图3E是示出根据本公开其他实施例的反熔丝单元100a、100b、100c、100d及100e的俯视图。如图3A至图3E中所示的反熔丝单元100a-100e相似于如图2A至图2D中所示的反熔丝单元100。以下仅阐述其之间的不同，相同或类似的部分将不再重复。
参照图3A，在一些实施例中，源极/漏极电极104中的一者的与一些嵌入式绝缘结构106a交叠的部分未到达此源极/漏极电极104的远端(背向编程晶体管TP的栅极结构102)。即，此源极/漏极电极104的背向编程晶体管TP的栅极结构102的一部分不与嵌入式绝缘结构106a中的任何一者交叠。举例而言，共用源极/漏极电极104的与一些嵌入式绝缘结构106a交叠的部分未到达此共用源极/漏极电极104的远端，且共用源极/漏极电极104的背向编程晶体管TP的栅极结构102的部分不与嵌入式绝缘结构106a交叠。因此，这些嵌入式绝缘结构106a与读取晶体管TR的栅极结构102在侧向上间隔开。这些嵌入式绝缘结构106a可具有宽度W，宽度W小于与位于编程晶体管TP的栅极结构102和虚设栅极结构108中的一者之间的源极/漏极电极104交叠的其他嵌入式绝缘结构106a的宽度W1。另外，读取晶体管TR的栅极结构102与最靠近的嵌入式绝缘结构106a之间可存在非零侧向间距S，且侧向间距S比相邻栅极结构102之间的侧向间距S1短。由于在读取晶体管TR的栅极结构102与最靠近的嵌入式绝缘结构106a之间具有非零侧向间距S，读取晶体管TR受这些嵌入式绝缘结构106a所造成的寄生电容的影响可较小，且可提高读取晶体管TR的操作速度。
参照图3B，编程晶体管TP的两个源极/漏极电极104的与嵌入式绝缘结构106b交叠的部分未到达源极/漏极电极104的远端(背向编程晶体管TP的栅极结构102)。即，这些源极/漏极电极104的远离编程晶体管TP的栅极结构102的部分不与嵌入式绝缘结构106b中的任何一者交叠。通过此种方式，位于栅极结构102与虚设栅极结构108中的一者之间的一列嵌入式绝缘结构106b与虚设栅极结构108在侧向上间隔开非零侧向间距S2，且另一列嵌入式绝缘结构106b与读取晶体管TR的栅极结构102在侧向上间隔开非零侧向间距S3。另外，嵌入式绝缘结构106b可分别具有宽度W2，宽度W2小于相邻栅极结构102之间的间距S1及编程晶体管TP的栅极结构102与最靠近的虚设栅极结构108之间的间距S4。
参照图3C，单个嵌入式绝缘结构106c与位于编程晶体管TP的栅极结构102和最靠近的虚设栅极结构108之间的源极/漏极电极104交叠，且另一单个嵌入式绝缘结构106c位于由读取晶体管TR与编程晶体管TP共用的源极/漏极电极104下方。每一嵌入式绝缘结构106c可被视为由一列嵌入式绝缘结构106(如图2B中所示)合并而成的结构。在一些实施例中，嵌入式绝缘结构106c的沿第二方向Y的长度L可实质上等于或大于源极/漏极电极104的沿第二方向Y的长度L1。
参照图3C及图3D，除图3D中所示编程晶体管TP的源极/漏极电极104中的一者的与嵌入式绝缘结构106d交叠的部分未到达此源极/漏极电极104的远端(背向编程晶体管TP的栅极结构102)以外，图3D中所示的实施例相似于参照图3C阐述的实施例。在图3D所示的实施例中，此源极/漏极电极104的远离编程晶体管TP的栅极结构102的一部分不与嵌入式绝缘结构106d中的任何一者交叠。例如，共用源极/漏极电极104的与嵌入式绝缘结构106d中的一者交叠的一部分未到达此共用源极/漏极电极104的远端，且共用源极/漏极电极104的远离编程晶体管TP的栅极结构102的一部分不与嵌入式绝缘结构106d交叠。因此，与共用源极/漏极电极104交叠的嵌入式绝缘结构106d与读取晶体管TR的栅极结构102在侧向上间隔开。与参照图3A阐述的实施例相似，此嵌入式绝缘结构106d可具有宽度W，宽度W小于另一嵌入式绝缘结构106d的宽度W1。另外，读取晶体管TR的栅极结构102与此嵌入式绝缘结构106d之间存在非零侧向间距S。
参照图3D及图3E，除如图3E中所示编程晶体管TP的两个源极/漏极电极104的与嵌入式绝缘结构106e交叠的部分未到达这些源极/漏极电极104的远端(背向编程晶体管TP的栅极结构102)以外，图3E中所示的实施例相似于如参照图3D阐述的实施例。在图3E所示的实施例中，这些源极/漏极电极104的远离编程晶体管TP的栅极结构102的部分不与嵌入式绝缘结构106e中的任何一者交叠。与参照图3B阐述的实施例相似，图3E中所示的嵌入式绝缘结构106e可具有宽度W2，宽度W2小于相邻栅极结构102之间的间距S1及编程晶体管TP的栅极结构102与最靠近的虚设栅极结构108之间的间距S4。另外，位于编程晶体管TP的栅极结构102和最靠近的虚设栅极结构108之间的源极/漏极电极104下方的嵌入式绝缘结构106e与此虚设栅极结构108在侧向上间隔开间距S2，且位于共用源极/漏极电极104下方的嵌入式绝缘结构106e与读取晶体管TR的栅极结构102在侧向上间隔开间距S3。
图4是示出根据本公开一些实施例的由保护环122包围的一些反熔丝单元(例如，如图2B中所示的反熔丝单元100)的平面示意图。
参照图4，保护环122在侧向上环绕一些反熔丝单元100。即使保护环122被绘示为在侧向上环绕两个反熔丝单元100，保护环122也可在侧向上环绕单个反熔丝单元100或多于两个反熔丝单元100。在一些实施例中，保护环122包括多个虚设单元124。虚设单元124可在侧向上彼此分开。虚设单元124及反熔丝单元100可排列成阵列，其中反熔丝单元100被虚设单元124环绕。排列在同一行中的一些虚设单元124(或者一些虚设单元124及一些反熔丝单元100)可具有相同的沿第二方向Y的长度，且排列在同一列中的一些虚设单元124(或一些虚设单元124及一些反熔丝单元100)可具有相同的沿第一方向X的宽度。除虚设单元124可不包括嵌入式绝缘结构106以外，虚设单元124相似于反熔丝单元100。在一些实施例中，虚设单元124包括栅极结构126及源极/漏极电极128。与图2B中所示反熔丝单元100的栅极结构102及虚设栅极结构108相似，虚设单元124的栅极结构126沿第一方向X排列，且沿第二方向Y延伸。另外，与图2B中所示反熔丝单元100的源极/漏极电极104相似，虚设单元124的源极/漏极电极128位于相邻的栅极结构126之间。在一些实施例中，虚设单元124可进一步包括与图2C中所示通道结构110相似的通道结构(未示出)，且栅极结构126可分别包含如图2C中所示的组件(例如，如图2C中所示的栅极介电层112、功函数层114、导电材料116、栅极间隔壁118及内部间隔壁120)。此外，虚设单元124可为电性浮置，或者虚设单元中的晶体管可维持在关断状态(off state)。
图5A及图5B是示出根据本公开一些实施例的反熔丝单元100f及100g的横截面示意图。图5A及图5B中所示反熔丝单元100f及100g相似于如图2C中所示的反熔丝单元100。以下仅阐述其之间的不同，相同或类似的部分将不再重复。
参照图5A，反熔丝单元100f的嵌入式绝缘结构106f与编程晶体管TP及读取晶体管TR的栅极结构102部分地交叠。在一些实施例中，嵌入式绝缘结构106f延伸到位于栅极结构102的内部间隔壁120下方的区域。举例而言，每一栅极结构102与下伏的嵌入式绝缘结构106f的交叠宽度W3相对于每一栅极结构102的宽度W4的比率可大于0，且小于或等于0.5。
参照图5B，在一些实施例中，嵌入式绝缘结构106g可为多层式结构。例如，嵌入式绝缘结构106g可包括第一绝缘层IL1及形成在第一绝缘层IL1之上的第二绝缘层IL2。第二绝缘层IL2可与上覆的源极/漏极电极104接触。另外，第一绝缘层IL1及第二绝缘层IL2可由选自由例如氧化硅、氮化硅、氮氧化硅、氧化锆或类似物组成的群组的不同绝缘材料制成。
图6是示出根据本公开一些实施例的具有电熔丝单元200的存储器器件20的方块图。图7A是示出图6中所示电熔丝单元200中的一者的平面示意图。
参照图6，存储器器件20包括多个电熔丝单元200。在一些实施例中，电熔丝单元200中的每一者包括选择晶体管TS及熔丝电阻器FR。熔丝电阻器FR电耦合到选择晶体管TS的源极/漏极电极以及位线BL，且选择晶体管TS的另一源极/漏极电极电耦合到源极线SL。另外，选择晶体管TS的栅电极电耦合到字线WL。在编程操作期间，选择晶体管TS由通过字线WL提供的电压导通，且大电流通过位线BL提供到熔丝电阻器FR。作为大输入电流的结果，熔丝电阻器FR可能由于热效应及电迁移效应而断裂，造成熔丝电阻器FR的电阻显著增加。换言之，熔丝电阻器FR在断裂之前处于低电阻状态(即，具有逻辑数据“0”)，且在断裂之后变为高电阻状态(即，具有逻辑数据“1”)。由于熔丝电阻器FR的断裂是不可恢复的，因此熔丝电阻器FR起到OTP器件的作用。另一方面，在读取操作期间，选择晶体管TS由通过字线WL提供的电压导通，且位线BL被配置成接收读取电压。通过此种方式，通过检测对应于读取电压的反馈电流，可检测熔丝电阻器FR的电阻状态。在一些实施例中，电熔丝单元200排列成具有多个行及多个列的阵列。一列电熔丝单元200可共用位线BL中的一者及源极线SL中的一者，且一行电熔丝单元200可共用字线WL中的一者。在一些实施例中，字线WL由字线驱动器WLD控制。位线BL在编程操作期间由第一位线驱动器BD1控制，且在读取操作期间由第二位线驱动器BD2控制。另外，可通过使用电耦合到第二位线驱动器BD2的感测放大器SA来读出电熔丝单元200的电阻状态。
参照图7A，图7A中绘示图6中所示电熔丝单元200中的一者。在一些实施例中，电熔丝单元200的选择晶体管TS可包括彼此连接的多个子晶体管，因此可降低选择晶体管TS的导通电阻(Ron)，从而确保在编程操作期间熔丝电阻器FR的断裂。在这些实施例中，选择晶体管TS可包括多个栅极结构202及多个源极/漏极电极204。栅极结构202及源极/漏极电极204沿第一方向X交替排列，且沿第二方向Y延伸。栅极结构202中的每一者设置在一对源极/漏极电极204之间，且电熔丝单元200的栅极结构202可电耦合到如图6中所示的字线WL中的一者。另外，最外部的源极/漏极电极204中的一者可通过熔丝电阻器FR电耦合到位线BL(如图6中所示)中的一者，且另一最外部的源极/漏极电极204可电耦合到源极线SL(如图6中所示)中的一者。与图2A中所示编程晶体管TP及读取晶体管TR相似，图7A中所示的选择晶体管TS的栅极结构202及源极/漏极电极204设置在衬底SB之上，且选择晶体管TS进一步包括从衬底SB的顶表面延伸到衬底SB中的嵌入式绝缘结构206。在一些实施例中，嵌入式绝缘结构206分别位于源极/漏极电极204中的一者下方。在这些实施例中，与参照图3C阐述的实施例相似，图7A中所示的每一嵌入式绝缘结构206可沿第二方向Y延伸，且可与实质上整个上覆的源极/漏极电极204交叠。通过此种方式，嵌入式绝缘结构206的长度(沿第二方向Y)可实质上等于或大于源极/漏极电极204的长度(沿第二方向Y)。另外，选择晶体管TS的总面积的约30％至80％可与嵌入式绝缘结构206交叠。此外，在一些实施例中，这些子晶体管是GAAFET。在这些实施例中，与参照图2C阐述的实施例相似，多个通道结构(未示出)可穿透每一栅极结构202且连接一对源极/漏极电极204。另外，栅极结构202可分别包含如图2C中所示的组件(例如，如图2C中所示的栅极介电层112、功函数层114、导电材料116、栅极间隔壁118及内部间隔壁120)。此外，与如参照图2A阐述的实施例相似，电熔丝单元200可包括虚设栅极结构208。虚设栅极结构208在结构上相似于栅极结构202，且栅极结构202及源极/漏极电极204可排列在虚设栅极结构208之间。
另一方面，熔丝电阻器FR可形成在位于选择晶体管TS之上的内连线结构(未示出)中，且可通过内连线结构(未示出)中的一些内连线电耦合到选择晶体管TS。熔丝电阻器FR与选择晶体管TS之间的此种电耦合可见于图6中。在一些实施例中，熔丝电阻器FR与选择晶体管TS在侧向上间隔开。另外，在一些实施例中，熔丝电阻器FR具有两个接垫部分PD及连接在接垫部分PD之间的桥接部分BG。举例而言，接垫部分PD可以相同的高度沿第一方向X排列，且桥接部分BG可在接垫部分PD之间沿相同的方向(即，第一方向X)延伸。在电熔丝单元200的编程操作期间，桥接部分BG可能由于热效应及电迁移效应而断裂，因此熔丝电阻器FR的电阻显著增加，且逻辑数据“1”可被写入电熔丝单元200中。在一些实施例中，桥接部分BG可为熔丝电阻器FR的颈缩部分(necking portion)，从而使得在编程操作期间桥接部分BG可确保断裂的产生。如图7A中所示，桥接部分BG沿第二方向Y的长度L2可比接垫部分PD沿第二方向Y的长度L3小得多。作为另外一种选择，长度L2可实质上等于长度L3。举例而言，长度L2相对于长度L3的比率的范围可介于0.1至1。
由绝缘材料制成的嵌入式绝缘结构206具有比包含半导体材料的衬底SB的散热能力低得多的散热能力。因此，通过用嵌入式绝缘结构206替换衬底SB的部分，可减小衬底SB的总体积，且包括衬底SB及嵌入式绝缘结构206的结构可具有相对低的散热能力(与未用绝缘材料部分地替换的半导体衬底的散热能力相比)。通过此种方式，在电熔丝单元200的编程操作期间，热量可更集中在熔丝电阻器FR处，而可促进熔丝电阻器FR的断裂。因此，可降低电熔丝单元200的编程电压，且具有嵌入式绝缘结构206的存储器器件20可与其他集成电路更兼容。
在替代实施例中，与参照图2B、图3A、图3B、图3D及图3E阐述的实施例相似，嵌入式绝缘结构206可分别用分开的嵌入式绝缘结构替换，和/或至少一些嵌入式绝缘结构206的宽度(沿第一方向X)可被调整成小于相邻栅极结构202之间的间距。
图7B是示出根据本公开一些实施例的电熔丝单元200a的平面示意图。图7B中所示电熔丝单元200a相似于如图7A中所示的电熔丝单元200。将仅阐述其之间的不同，相同或类似的部分将不再重复。
参照图7B，在一些实施例中，每一子晶体管的源极/漏极电极204中的一者与嵌入式绝缘结构206a中的一者交叠，而每一子晶体管的源极/漏极电极204中的另一者不与嵌入式绝缘结构206a中的任何一者交叠。通过此种方式，嵌入式绝缘结构206a可沿栅极结构202的排列方向(例如，第一方向X)交替地排列在相邻的栅极结构202之间。所属领域中的技术人员可沿栅极结构202的排列方向调整嵌入式绝缘结构206a及栅极结构202的顺序，本公开不限于此。另外，与参照图2B、图3A及图3B阐述的实施例相似，嵌入式绝缘结构206a可分别用分开的嵌入式绝缘结构替换，和/或至少一些嵌入式绝缘结构206a的宽度(沿第一方向X)可被调整成小于相邻栅极结构202之间的间距。
图8是示出根据本公开一些实施例的由保护环222包围的一些电熔丝单元(例如，电熔丝单元200)的平面示意图。
参照图8，与参照图4阐述的实施例相似，如图8中所示的一些电熔丝单元被保护环222在侧向上环绕。即使保护环222被绘示为在侧向上环绕八个电熔丝单元200，保护环222也可在其他情况下在侧向上环绕少于或多于八个电熔丝单元200。在一些实施例中，保护环222包括彼此分开的多个虚设单元224。除虚设单元224可不包括嵌入式绝缘结构206以外，虚设单元224相似于电熔丝单元200的选择晶体管TS。与参照图4阐述的虚设单元124相似，如图8中所示的虚设单元224分别包括栅极结构226及源极/漏极电极228，且可包括设置在栅极结构226中的通道结构(未示出)。排列在同一行中的一些虚设单元224(或者一些虚设单元224以及一些电熔丝单元200的选择晶体管TS)可具有相同的沿第二方向Y的长度，且排列在同一列中的一些虚设单元224可具有相同的沿第一方向X的宽度。此外，在一些实施例中，熔丝电阻器FR在选择晶体管TS之间排列成多个行(例如，两行)，且保护环222可在熔丝电阻器FR的相对两侧且不面向选择晶体管TS处不连续。然而，所属领域中的技术人员可根据设计要求修改虚设单元224的尺寸及排列以及电熔丝单元200及虚设单元224的排列，本公开不限于此。
图9是示出根据本公开一些实施例的形成晶体管及嵌入式绝缘结构的方法的流程图。图10A至图10L是示出在如图9中所示形成晶体管及嵌入式绝缘结构的工艺期间各个阶段处的结构的横截面示意图。图10M是沿图10L中所示的线C-C’的横截面图。
将形成的晶体管(例如，如图10L中所示的晶体管340)可分别为如上所述的编程晶体管TP、读取晶体管TR或者选择晶体管TS的子晶体管中的一者。具体来说，上覆在嵌入式绝缘结构之上的晶体管可为如上所述的编程晶体管TP或者选择晶体管TS的子晶体管中的一者。
参照图9及图10A，执行步骤S100，且在衬底300上形成半导体层302、牺牲层304及硬掩模结构306。衬底300是半导体晶片或绝缘体上半导体(SOI)晶片。半导体层302及牺牲层304交替地形成在衬底300上，以在衬底300上形成堆叠结构。在一些实施例中，半导体层302及牺牲层304由不同的半导体材料制成，从而使得半导体层302可相对于牺牲层304具有足够的刻蚀选择性。例如，半导体层302由硅制成，而牺牲层304由硅锗制成。另外，形成半导体层302及牺牲层304的方法可包括外延工艺。另一方面，硬掩模结构306形成在堆叠结构上。在一些实施例中，硬掩模结构306沿第二方向Y排列，且沿第一方向X延伸。另外，在一些实施例中，每一硬掩模结构306包括硬掩模层306a及形成在硬掩模层306a之上的硬掩模层306b。硬掩模层306a、306b可由不同的绝缘材料制成。例如，硬掩模层306a、306b的材料可选自由氧化硅、氮化硅、氮氧化硅及类似物组成的群组。形成硬掩模结构306的方法可包括一种或多种沉积工艺(例如，化学气相沉积(chemical vapor deposition，CVD)工艺)及自对准多重图案化工艺(例如，自对准双重图案化(self-aligned double patterning，SADP)工艺或自对准四重图案化(self-aligned quadruple patterning，SAQP)工艺)。
参照图9及图10B，执行步骤S102，且使用硬掩模结构306作为掩模(shadow mask)，将由半导体层302及牺牲层304构成的堆叠结构图案化成鳍结构308。在硬掩模结构306沿第二方向Y排列且沿第一方向X延伸的实施例中，所形成的鳍结构308也沿第二方向Y排列且沿第一方向X延伸。图案化堆叠结构以形成鳍结构308的方法可包括例如各向异性刻蚀工艺等刻蚀工艺。刻蚀工艺可在衬底300的顶表面被暴露出时终止，或者衬底的顶部部分可在刻蚀工艺期间被移除。在一些实施例中，硬掩模结构306的硬掩模层306b可在刻蚀工艺期间被移除。
参照图9及图10C，执行步骤S104，且在衬底300上形成牺牲栅极结构310。牺牲栅极结构310的延伸方向与鳍结构308的延伸方向相交，且牺牲栅极结构310覆盖鳍结构308的与牺牲栅极结构310交叠的部分。在鳍结构308沿第二方向Y排列且沿第一方向X延伸的实施例中，牺牲栅极结构310可沿第一方向X排列且沿第二方向Y延伸。在一些实施例中，每一牺牲栅极结构310包括虚设栅极介电层312及虚设栅电极314。虚设栅极介电层312共形地形成在衬底300及鳍结构308上，而虚设栅电极314覆盖虚设栅极介电层312，且形成为比鳍结构308的高度大的高度。在一些实施例中，每一牺牲栅极结构310进一步包括位于虚设栅电极314上的顶盖结构316。顶盖结构316可包括顶盖层316a及位于顶盖层316a上方的顶盖层316b。在一些实施例中，顶盖层316b具有修圆的顶部隅角。虚设栅极介电层312、顶盖层316a及顶盖层316b的材料可分别包括氧化硅、氮化硅、氮氧化硅、类似物或其组合，而虚设栅电极314的材料可包括多晶硅。另外，形成虚设栅极介电层312、顶盖层316a、316b及虚设栅电极314的方法可分别包括例如CVD工艺或原子层沉积(atomic layer deposition，ALD)工艺等沉积工艺。
参照图9及图10D，执行步骤S106，且在当前结构上形成栅极间隔壁层318。在一些实施例中，栅极间隔壁层318全面地形成在如图10C中所示的结构之上。在这些实施例中，衬底300、鳍结构308及牺牲栅极结构310可被栅极间隔壁层318共形地覆盖。栅极间隔壁层318的材料可包括氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、类似物或其组合，且形成栅极间隔壁层318的方法可包括例如CVD工艺或ALD工艺等沉积工艺。
参照图9及图10E，执行步骤S108，且移除鳍结构308及栅极间隔壁层318的一些部分。在一些实施例中，栅极间隔壁层318的覆盖牺牲栅极结构310的侧壁的部分保留下来，且可被称为栅极间隔壁320。另一方面，栅极间隔壁层318的其他部分被移除，且鳍结构308的未被牺牲栅极结构310及栅极间隔壁320覆盖的部分相应地被暴露出。此后，鳍结构308的暴露部分被移除，而鳍结构308的被栅极间隔壁320及牺牲栅极结构310覆盖的部分保留下来。在一些实施例中，移除鳍结构308及栅极间隔壁层318的这些部分的方法可包括例如一种或多种各向异性刻蚀工艺等一种或多种刻蚀工艺。另外，刻蚀工艺可在衬底300的顶表面被暴露出时终止，或者衬底300的顶部部分在刻蚀工艺期间被移除。
参照图9及图10F，执行步骤S110，且在衬底300的顶表面处形成凹陷322。在随后的步骤中，凹陷322将被绝缘材料填充以形成嵌入式绝缘结构(例如，如图10H中所示的嵌入式绝缘结构326)。凹陷322位于牺牲栅极结构310中的至少一者的单个侧或相对两侧处。举例而言，如在图10F中由虚线包围的俯视图中所示，凹陷322形成在牺牲栅极结构310中的一者的相对两侧处。此牺牲栅极结构310的不同侧处的凹陷322通过衬底300的位于此牺牲栅极结构310下面的一部分在侧向上彼此间隔开。另外，同一列(沿第二方向Y)中的凹陷322可在侧向上彼此分开。作为另外一种选择，如参照图2B、图2C、图3A至图3E、图5A、图7A及图7B所述，同一列(沿第二方向Y)中的凹陷322可在其他情况下合并成单个凹陷。另外，凹陷322的宽度(沿第一方向X)可小于、实质上等于或大于相邻牺牲栅极结构310之间的间距。形成凹陷322的方法可包括光刻工艺及例如各向异性刻蚀工艺等刻蚀工艺。
参照图9及图10G，执行步骤S112，且使牺牲层304相对于半导体层302及栅极间隔壁320在侧向上内凹。因此，凹陷324形成在鳍结构308的剩余部分的侧壁处。在一些实施例中，牺牲层304相对于半导体层302及栅极间隔壁320在侧向上内凹的深度的范围介于0.5nm至1nm的距离。使牺牲层304侧向内凹的方法可包括例如各向同性刻蚀工艺等刻蚀工艺。通过适当选择用于刻蚀工艺的刻蚀剂和/或通过适当选择牺牲层304及半导体层302的材料，可刻蚀牺牲层304，而不消耗半导体层302及当前结构中的其他组件。
参照图9及图10H，执行步骤S114，且在衬底300的顶表面处的凹陷322及鳍结构308的侧壁处的凹陷324中填充绝缘材料。绝缘材料的填充在凹陷322中的部分形成嵌入式绝缘结构326，而绝缘材料的填充在凹陷324中的部分形成内部间隔壁328。嵌入式绝缘结构326的顶表面可相对于衬底300的顶表面凹陷、与所述顶表面共面或相对于所述顶表面突出。另一方面，在一些实施例中，内部间隔壁328的暴露表面与半导体层302的暴露表面及栅极间隔壁320的侧壁实质上共面。在替代实施例中，内部间隔壁328的暴露表面相对于半导体层302的暴露表面及栅极间隔壁320的侧壁内凹。形成嵌入式绝缘结构326及内部间隔壁328的绝缘材料的材料可包括氧化硅、氮化硅、碳化硅、氮碳化硅、碳氧化硅、氮氧碳化硅、或其他合适的介电材料或其组合。形成内部间隔壁328的方法可包括首先形成整体覆盖图10G中所示结构的材料层，且接着移除此毯覆层的位于凹陷322、324外部的部分。通过此种方式，此材料层的剩余部分形成嵌入式绝缘结构326及内部间隔壁328。在一些实施例中，使用沉积工艺(例如，CVD工艺或ALD工艺)来形成材料层，且使用刻蚀工艺(例如，各向异性刻蚀工艺)来移除材料层的所述部分。
参照图9及图10I，执行步骤S116，且在衬底300上形成源极/漏极电极330。牺牲栅极结构310分别位于一对源极/漏极电极330之间，且通过栅极间隔壁320与源极/漏极电极330分开。另外，被每一牺牲栅极结构310覆盖的半导体层302及内部间隔壁328与一对源极/漏极电极330在侧向上接触，且嵌入式绝缘结构326被源极/漏极电极330中的至少一些覆盖。源极/漏极电极330的材料可包括硅、硅锗、碳化硅或类似物。在一些实施例中，源极/漏极电极330是通过外延工艺形成。在这些实施例中，源极/漏极电极330可从半导体层302以及衬底300的暴露部分生长。尽管源极/漏极电极330被绘示为矩形长方体，然而源极/漏极电极330可实际上形成为其他形状，本公开不限于源极/漏极电极330的所述形状。
参照图9及图10J，执行步骤S118，以在当前结构上形成介电层332，且移除牺牲栅极结构310。在一些实施例中，介电层332可首先覆盖图10I中所示的整个结构，且接着可执行平坦化工艺，以移除介电层332的顶部部分且暴露出牺牲栅极结构310。在某些情形中，牺牲栅极结构310的顶部部分也可在平坦化工艺期间被移除。举例而言，平坦化工艺可包括化学机械抛光(chemical mechanical polishing，CMP)工艺、刻蚀工艺或其组合。在牺牲栅极结构310被暴露出之后，牺牲栅极结构310的剩余部分被移除，且形成分别界定在相邻栅极间隔壁320之间的空腔。先前被牺牲栅极结构310覆盖的半导体层302及牺牲层304此时暴露在空腔中。介电层332的材料可包括正硅酸四乙酯(tetraethylorthosilicate，TEOS)氧化物、未经掺杂的硅酸盐玻璃或经掺杂的氧化硅(例如，硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、熔融二氧化硅玻璃(fused silica glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、掺杂硼的硅玻璃(boron doped siliconglass，BSG))、其他合适的介电材料或其组合，且形成介电层332的方法可包括例如CVD工艺等沉积工艺。另外，牺牲栅极结构310可通过例如各向同性刻蚀工艺等刻蚀工艺来移除。
在一些实施例中，在形成介电层332之前，可在图10I中所示的结构上形成接触刻蚀终止层(contact etching stop layer，CESL)(未示出)。首先，CESL层可共形地覆盖源极/漏极电极330及牺牲栅极结构310。此后，在平坦化工艺期间，可将CESL层的覆盖牺牲栅极结构310的顶部部分与介电层332的顶部部分一起移除。CESL层的材料可包括氮化硅、氮氧化硅、具有氧或碳元素的氮化硅、类似物或其组合，且形成CESL层的方法可包括例如CVD工艺或ALD工艺等沉积工艺。
参照图9及图10K，执行步骤S120，且移除牺牲层304。因此，半导体层302在分别界定在相邻栅极间隔壁320之间的空腔中被释放。所释放的半导体层302可为如参照图2C阐述的通道结构110。另外，先前被牺牲层304覆盖的内部间隔壁328的内部侧壁当前暴露在空腔中。在一些实施例中，移除牺牲层304的方法可包括例如各向同性刻蚀工艺等刻蚀工艺。通过适当选择用于刻蚀工艺的刻蚀剂和/或适当选择牺牲层304及半导体层302的材料，可刻蚀牺牲层304，而不移除半导体层302及当前结构中的其他组件。
参照图9、图10L及图10M，执行步骤S122，且在分别界定在相邻栅极间隔壁320之间的空腔中形成栅极介电层334及栅电极336。栅极介电层334及栅电极336可统称为栅极结构338，且先前示出的牺牲栅极结构310可被视为用栅极结构338替换。另外，包括栅极结构338、内部间隔壁328及栅极间隔壁320的结构可为如参照图2A至图2C、图3A至图3E、图4、图5A、图5B、图7A、图7B及图8阐述的栅极结构102、202。如图10L及图10M中所示，栅极介电层334在界定在相邻栅极间隔壁320之间的空腔中的一者中分别毯覆在半导体层302、衬底300、内部间隔壁328及栅极间隔壁320的暴露表面上。栅电极336填充这些空腔中的其余空间。栅极介电层334的材料可包括高介电常数(high-k)介电材料。高k介电材料的实例可包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2—Al2O3)合金、其他合适的高k介电材料和/或其组合。栅电极336的材料可包括多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或其组合。另外，形成栅极介电层334的方法可包括例如CVD工艺或ALD工艺等沉积工艺，而形成栅电极336的方法可包括沉积工艺(例如，CVD工艺或ALD工艺)、镀覆工艺(例如，电镀工艺或无电镀覆工艺)或其组合。
在一些实施例中，在每一栅极介电层334与上覆的栅电极336之间形成一个或多个功函数层(未示出，例如参照图2C阐述的功函数层114)。另外，在一些实施例中，在形成栅极介电层334之前，可在半导体层302的暴露表面上形成界面层(未示出)。所属领域中的技术人员可根据工艺要求为功函数层及界面层选择适当的材料及形成方法，本公开不限于此。
至此，形成了晶体管340。晶体管340分别包括栅极结构338中的一者、此栅极结构338中的半导体层302以及位于此栅极结构338的相对两侧处的一对源极/漏极电极330。另外，嵌入式绝缘结构326位于一些晶体管340(例如，如图10L中所示的晶体管340中左边的晶体管340)的源极/漏极电极330下方。覆盖嵌入式绝缘结构326的晶体管340可为如参照图2A至图2D、图3A至图3E、图4、图5A及图5B阐述的编程晶体管TP，或者可为如参照图7A、图7B及图8阐述的选择晶体管TS的子晶体管中的一者。另一方面，源极/漏极电极330中的至少一者的不与嵌入式绝缘结构326交叠的晶体管340可为如参照图2A至图2D、图3A至图3E、图4、图5A及图5B阐述的读取晶体管TR。
此后，可在图10L中所示的结构之上形成内连线结构(未示出)。内连线结构可包括介电层堆叠及在介电层堆叠中形成的内连线。内连线电连接到晶体管340。在一些实施例中，如参照图7A、图7B及图8阐述的熔丝电阻器FR形成在内连线结构中，且可处于与由内连线构成的一层的高度相同的高度处。熔丝电阻器FR与内连线可由相同的导电材料制成，且熔丝电阻器FR与由内连线构成的层可同时形成。作为另外一种选择，熔丝电阻器FR与内连线可由不同的导电材料制成，且处于相同高度的熔丝电阻器FR与由内连线构成的层可在不同的工艺中形成。
如上所述，根据本公开实施例的存储器器件可为OTP存储器器件。所述存储器器件包括多个存储单元。每一存储单元包括晶体管及电耦合到晶体管的OTP器件，且包括位于OTP器件和/或晶体管下方的嵌入式绝缘结构。在一些实施例中，OTP器件是例如晶体管(下文称为OTP晶体管)等反熔丝组件。在这些实施例中，嵌入式绝缘结构位于OTP晶体管的源极电极及漏极电极下方，且可切断沿著从OTP晶体管的栅电极下方往外扩散的泄漏路径的栅极泄漏。因此，沿著用于对所选择存储单元进行编程的字线的电压降可减小，因此可降低存储器器件的编程电压，且存储器器件可与其他集成电路更兼容。在替代实施例中，OTP器件是熔丝电阻器，且嵌入式绝缘结构设置在上面设置有晶体管及熔丝电阻器的衬底中。在这些替代实施例中，衬底的散热能力降低，且在编程操作期间，热量可更集中在熔丝电阻器处。因此，存储器器件的编程电压也可降低，且存储器器件也可与其他集成电路更兼容。
在本公开的一个方面中，提供一种存储器器件。所述存储器器件包括：晶体管，形成在衬底上，且包括栅极结构、通道结构、源极电极及漏极电极，其中所述源极电极及所述漏极电极位于所述栅极结构的相对两侧处，所述通道结构穿透所述栅极结构，且与所述源极电极及所述漏极电极接触；以及第一嵌入式绝缘结构及第二嵌入式绝缘结构，设置在所述衬底中且与所述晶体管的所述源极电极及所述漏极电极交叠，其中所述第一嵌入式绝缘结构通过所述衬底的位于所述栅极结构下方的一部分与所述第二嵌入式绝缘结构在侧向上间隔开。
在一些实施例中，所述源极电极及所述漏极电极实质上完整地交叠于所述第一嵌入式绝缘结构及所述第二嵌入式绝缘结构。
在一些实施例中，所述源极电极及所述漏极电极分别具有第一部分及第二部分，所述第二部分至少通过所述第一部分与所述栅极结构在侧向上间隔开，且所述第二部分中的至少一者既不与所述第一嵌入式绝缘结构交叠，也不与所述第二嵌入式绝缘结构交叠。
在一些實施例中，所述第二部分均不与所述第一嵌入式绝缘结构交叠，也不与所述第二嵌入式绝缘结构交叠。
在一些实施例中，所述第一嵌入式绝缘结构及所述第二嵌入式绝缘结构分别具有多个子结构，所述多个子结构沿与所述通道结构的延伸方向相交的方向在侧向上彼此间隔开。
在一些實施例中，所述源极电极及所述漏极电极的与所述第一嵌入式绝缘结构及所述第二嵌入式绝缘结构交叠的部分从所述源极电极及所述漏极电极的近端延伸到所述源极电极及所述漏极电极的远端，所述近端面向所述栅极结构，且所述远端背向所述栅极结构。
在一些实施例中，所述源极电极及所述漏极电极分别具有第一部分及第二部分，所述第二部分至少通过所述第一部分与所述栅极结构在侧向上间隔开，且所述第二部分中的至少一者既不与所述第一嵌入式绝缘结构交叠，也不与所述第二嵌入式绝缘结构交叠。
在一些实施例中，所述第一嵌入式绝缘结构及所述第二嵌入式绝缘结构中的至少一者在垂直方向上与所述通道结构交叠。
在一些实施例中，所述第一嵌入式绝缘结构及所述第二嵌入式绝缘结构分别包括第一绝缘层及形成在所述第一绝缘层上的第二绝缘层。
在一些实施例中，所述第一嵌入式绝缘结构及所述第二嵌入式绝缘结构从所述衬底的顶表面延伸到所述衬底中。
在本公开的另一方面中，提供一种存储器器件。所述存储器器件包括：第一晶体管，形成在衬底上，且包括栅极结构、源极电极及漏极电极，其中所述源极电极及所述漏极电极位于所述栅极结构的相对两侧处；嵌入式绝缘结构，形成在所述衬底中，且与所述第一晶体管的所述源极电极或所述漏极电极交叠，其中在所述栅极结构的一侧处的所述嵌入式绝缘结构不延伸到所述栅极结构的相对侧；以及一次性可编程器件，形成在所述衬底上且电耦合到所述第一晶体管的所述源极电极或所述漏极电极。
在一些实施例中，所述一次性可编程器件是第二晶体管，所述第一晶体管的所述源极电极或所述漏极电极由所述第一晶体管与所述第二晶体管共用。
在一些实施例中，所述第二晶体管的非共用的源极电极或所述漏极电极不与所述嵌入式绝缘结构交叠。
在一些实施例中，所述一次性可编程器件是熔丝电阻器，且所述熔丝电阻器电耦合到所述第一晶体管的所述源极电极或所述漏极电极。
在一些实施例中，所述熔丝电阻器形成在位于所述第一晶体管上方的内连线结构中。
在一些实施例中，所述熔丝电阻器与所述第一晶体管在侧向上间隔开。
在本公开的又一方面中，提供一种存储器器件的制造方法。所述方法包括：在衬底上形成堆叠结构，其中所述堆叠结构沿第一方向延伸，且所述堆叠结构包括交替地堆叠在所述衬底上的半导体层及牺牲层；在所述衬底上形成牺牲栅极结构，其中所述牺牲栅极结构沿与所述第一方向相交的第二方向延伸，且覆盖所述堆叠结构的一部分；移除所述堆叠结构的不与所述牺牲栅极结构交叠的部分；在所述衬底的暴露表面处形成至少一个凹陷，其中所述至少一个凹陷位于所述牺牲栅极结构的相对两侧中的一者或两者处；将绝缘材料填充到所述至少一个凹陷中，以形成至少一个嵌入式绝缘结构；在所述牺牲栅极结构的所述相对两侧处形成源极电极及第二电极，其中剩余的所述堆叠结构中的所述半导体层连接在所述源极电极与所述漏极电极之间，且所述源极电极及所述漏极电极中的至少一者与所述至少一个嵌入式绝缘结构交叠；以及用栅极结构替换所述牺牲栅极结构，且移除所述牺牲层。
在一些实施例中，形成所述牺牲栅极结构的步骤在形成所述至少一个凹陷的步骤以及形成所述至少一个嵌入式绝缘结构的步骤之前。
在一些实施例中，存储器器件的制造方法进一步包括：在形成所述至少一个凹陷之后，在使所述牺牲层侧向内凹。
在一些实施例中，在形成所述至少一个嵌入式绝缘结构期间，通过使所述牺牲层侧向内凹而形成的凹陷被所述绝缘材料填充。
应理解，本公开的以下实施例提供可在各种各样的具体背景下实施的可应用概念。所述实施例旨在提供进一步的解释，但不用于限制本公开的范围。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (1)

1.一种存储器器件，包括：
晶体管，形成在衬底上，且包括栅极结构、通道结构、源极电极及漏极电极，其中所述源极电极及所述漏极电极位于所述栅极结构的相对两侧处，所述通道结构穿透所述栅极结构，且与所述源极电极及所述漏极电极接触；以及
第一嵌入式绝缘结构及第二嵌入式绝缘结构，设置在所述衬底中且与所述晶体管的所述源极电极及所述漏极电极交叠，其中所述第一嵌入式绝缘结构通过所述衬底的位于所述栅极结构下方的一部分而与所述第二嵌入式绝缘结构在侧向上间隔开。
CN202010511709.3A 2019-08-29 2020-06-08 存储器器件及其制造方法 Pending CN112447734A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962893193P 2019-08-29 2019-08-29
US62/893,193 2019-08-29
US16/805,868 2020-03-02
US16/805,868 US11315936B2 (en) 2019-08-29 2020-03-02 Memory device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
CN112447734A true CN112447734A (zh) 2021-03-05

Family

ID=74680155

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010511709.3A Pending CN112447734A (zh) 2019-08-29 2020-06-08 存储器器件及其制造方法

Country Status (3)

Country Link
US (1) US11315936B2 (zh)
CN (1) CN112447734A (zh)
TW (1) TW202109842A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023273079A1 (zh) * 2021-07-01 2023-01-05 长鑫存储技术有限公司 半导体结构及其制作方法
US11600726B2 (en) 2021-07-01 2023-03-07 Changxin Memory Technologies, Inc. Semiconductor structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
US8158967B2 (en) * 2009-11-23 2012-04-17 Micron Technology, Inc. Integrated memory arrays
US10192615B2 (en) * 2011-02-14 2019-01-29 Attopsemi Technology Co., Ltd One-time programmable devices having a semiconductor fin structure with a divided active region
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9570609B2 (en) * 2013-11-01 2017-02-14 Samsung Electronics Co., Ltd. Crystalline multiple-nanosheet strained channel FETs and methods of fabricating the same
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9318552B2 (en) * 2014-05-21 2016-04-19 Globalfoundries Inc. Methods of forming conductive contact structures for a semiconductor device with a larger metal silicide contact area and the resulting devices
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10177226B2 (en) * 2016-11-03 2019-01-08 International Business Machines Corporation Preventing threshold voltage variability in stacked nanosheets
US10490559B1 (en) * 2018-06-27 2019-11-26 International Business Machines Corporation Gate formation scheme for nanosheet transistors having different work function metals and different nanosheet width dimensions

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023273079A1 (zh) * 2021-07-01 2023-01-05 长鑫存储技术有限公司 半导体结构及其制作方法
US11569240B2 (en) 2021-07-01 2023-01-31 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
US11600726B2 (en) 2021-07-01 2023-03-07 Changxin Memory Technologies, Inc. Semiconductor structure

Also Published As

Publication number Publication date
US11315936B2 (en) 2022-04-26
US20210066319A1 (en) 2021-03-04
TW202109842A (zh) 2021-03-01

Similar Documents

Publication Publication Date Title
US11121134B2 (en) Semiconductor device and method of fabricating the same
KR100683867B1 (ko) 반도체 소자 및 그 형성 방법
US8409953B2 (en) Method of manufacturing a semiconductor device
KR102504258B1 (ko) 반도체 소자 및 이의 제조방법
US11678478B2 (en) Semiconductor devices
TW202143472A (zh) 記憶體裝置及其製造方法
US11532752B2 (en) Non-volatile memory device with reduced area
TW202230630A (zh) 半導體記憶體元件
TWI753688B (zh) 記憶裝置及其形成方法
US20230103339A1 (en) Three-dimensional memory device and manufacturing method thereof
TW202230747A (zh) 記憶體元件
KR20150137224A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
CN112447734A (zh) 存储器器件及其制造方法
US9276003B2 (en) Semiconductor devices and methods of manufacturing the same
TWI791214B (zh) 積體電路元件及其製造方法
US10991620B2 (en) Semiconductor device
CN114597191A (zh) 包括绝缘图案的半导体装置
TWI809514B (zh) 具有鰭式場效電晶體（finfet）結構的分離閘非揮發性記憶體單元，高壓（hv）與邏輯裝置及其製造方法
TWI758995B (zh) 記憶裝置及其形成方法
US20240147701A1 (en) Semiconductor memory device
KR20230159337A (ko) 반도체 장치 및 그의 제조 방법
TW202339001A (zh) 半導體記憶體裝置
JP2012064858A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210305