KR20240068720A - 교차 전계 효과 트랜지스터 라이브러리 셀 아키텍처 설계 - Google Patents

교차 전계 효과 트랜지스터 라이브러리 셀 아키텍처 설계 Download PDF

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Abstract

메모리 비트 셀의 레이아웃을 효율적으로 생성하는 시스템과 방법이 기술된다. 다양한 구현예에서, 라이브러리의 셀들은, 트랜지스터들 사이에 직교 방향으로 전도 채널이 배향된 수직 적층 게이트 올 어라운드(GAA: gate all around) 트랜지스터들을 포함하는 교차 전계 효과 트랜지스터(Cross FET: Cross field effect transistor)를 사용한다. 수직 적층 트랜지스터의 채널은 상반된 도핑 극성을 사용한다. 제1 셀 카테고리는 특정 수직 스택에 있는 두 디바이스가 각각 동일한 입력 신호를 수신하는 디바이스를 포함한다. 제2 셀 카테고리는 특정 수직 스택에 있는 두 디바이스가 각각 상이한 입력 신호를 수신하는 디바이스를 포함한다. 제2 카테고리의 셀들은 제1 카테고리의 셀들보다 더 큰 높이 치수를 갖는다.

Description

교차 전계 효과 트랜지스터 라이브러리 셀 아키텍처 설계
반도체 제조 공정이 발전하고 온-다이 기하학적 치수(on-die geometric dimension)가 줄어듦에 따라, 반도체 칩은 공간을 덜 쓰면서도 더 많은 기능과 성능을 제공한다. 많은 발전이 이루어졌지만, 최신의 공정 및 집적 회로 설계 기술에서도 잠재적 이점을 제한하는 설계상의 문제는 여전히 발생하고 있다. 예를 들어, 반도체 칩의 전체 다이에 걸친 디바이스 배치와 신호 배선에 영향을 미치는 몇 가지 문제로는 용량성 결합, 전자 이동, 최소 누설 전류와 같은 단채널 효과가 있다. 이러한 문제는 설계 완성을 지연시키고 출시 기간에 영향을 미칠 수 있다.
반도체 칩의 설계 사이클을 단축하기 위해, 수작업에 의한 완전 주문형 설계를 가능하면 자동화로 대체하고 있다. 일부 경우에서는 표준 셀 레이아웃을 수작업으로 만들어내고 있다. 다른 경우에서는 배치 및 배선 도구(place-and-route tool)에서 사용하는 규칙을 조정해서 셀 제작을 자동화하고 있다. 그러나, 자동화된 공정은 성능, 전력 소비, 신호 무결성, 공정 수율, 내부 교차 결합 연결을 포함한 로컬 및 외부 신호 배선, 핀 액세스 등에 관련된 규칙들 각각을 때로는 충족시키지 못하는 경우가 있다. 따라서, 설계자는 여러 특성에 대해 더 나은 결과를 얻거나 배치 및 배선 도구의 규칙을 재작성하기 위해 이러한 셀을 수작업으로 제작한다. 그런데, 여러 번, 이러한 레이아웃 도구와 규칙이 상당한 양의 전력을 소비하고 상당한 양의 온-다이 면적을 쓰지 않고서는 결과 회로에 필요한 성능을 달성하지 못하고 있는 것은 여전하다.
위와 같은 관점에서, 표준 셀의 레이아웃을 제작하는 효율적인 방법과 시스템이 필요하다.
도 1은 교차(Cross) 전계 효과 트랜지스터(FET: field effect transistor)를 활용한 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 2는 교차 FET를 활용한 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 3은 교차 FET를 활용한 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 4는 교차 FET를 활용한 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 5는 교차 FET를 활용한 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 6은 부울 로직 게이트(Boolean logic gate)의 개략도를 일반화한 선도이다.
도 7은 교차 FET를 활용한 부울 로직 게이트의 레이아웃의 평면도를 일반화한 선도이다.
도 8은 교차 FET를 활용한 부울 로직 게이트의 레이아웃의 평면도를 일반화한 선도이다.
도 9는 교차 FET를 활용한 부울 로직 게이트의 레이아웃의 평면도를 일반화한 선도이다.
도 10은 교차 FET를 활용한 부울 로직 게이트의 레이아웃의 평면도를 일반화한 선도이다.
도 11은 멀티플렉서 게이트의 개략도를 일반화한 선도이다.
도 12는 교차 FET를 활용한 멀티플렉서 게이트의 레이아웃의 평면도를 일반화한 선도이다.
도 13은 교차 FET를 활용한 멀티플렉서 게이트의 레이아웃의 평면도를 일반화한 선도이다.
도 14는 교차 FET를 활용한 멀티플렉서 게이트의 레이아웃의 평면도를 일반화한 선도이다.
도 15는 교차 FET를 활용하는 표준 셀의 레이아웃을 효율적으로 생성하는 방법의 일 실시형태를 일반화한 선도이다.
도 16은 교차 FET를 활용하는 표준 셀을 사용하는 집적 회로를 갖는 컴퓨팅 시스템의 일반화된 선도이다.
본 발명은 다양한 변형 및 대안적인 형태를 허용하지만, 특정 실시형태는 도면에 예로서 도시되고 본원에서 상세히 설명된다. 그러나, 도면과 그에 대한 상세한 설명이 본 발명을 개시된 특정 형태로 제한하려는 것은 아니고, 그 반대로, 본 발명이 첨부된 청구범위에 정의된 바와 같이 본 발명의 범위에 속하는 모든 변형, 균등물, 및 대체물을 포괄하는 것으로 이해되어야 한다.
다음의 설명에서, 다양한 특정 세부사항은 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그러나, 당업자는 본 발명이 이러한 특정 세부사항 없이 실시될 수 있음을 인식해야 한다. 일부 사례에서, 잘 알려진 회로, 구조, 및 기술은 본 발명을 모호하게 하는 것을 피하기 위해 상세히 도시되지 않았다. 또한, 예시의 단순성과 명확성을 위해, 도면에 도시된 요소가 반드시 축척대로 도시되지 않았음이 인식될 것이다. 예를 들어, 일부 요소의 치수는 다른 요소에 비해 과장될 수 있다.
메모리 비트 셀의 레이아웃을 효율적으로 제작하기 위한 시스템과 방법이 고려된다. 다양한 구현예에서, 하나 이상의 표준 셀은 교차 전계 효과 트랜지스터(FET)를 포함한다. 본원에서 사용되는 바와 같이, "교차 FET(Cross FET)"는 "XFET"라고도 한다. 또한, 본원에서 사용되는 바와 같이, "트랜지스터"는 "반도체 디바이스" 또는 "디바이스"라고도 한다. 일부 구현예에서, 교차 FET(Cross FET)는 수직 적층 게이트 올 어라운드(GAA: gate all around) 트랜지스터로서, 예를 들어 이 트랜지스터에서는 하부 GAA 트랜지스터 위에 상부 수직 GAA 트랜지스터(또는 GAA 트랜지스터)가 수직으로 형성되고 이들 두 GAA 트랜지스터 사이에는 적어도 격리 산화물 층이 제공된다. 또한, 상부 GAA 트랜지스터는 하부 GAA 트랜지스터의 하나 이상의 전도 채널에 직교하도록 배치된 하나 이상의 전도 채널을 갖는다. 따라서, 하나 이상의 상부 채널을 통한 상부 GAA 트랜지스터의 전류 흐름 방향은 하부 GAA 트랜지스터의 하나 이상의 하부 채널의 전류 흐름 방향과 직교한다.
상부 GAA 트랜지스터의 하나 이상의 상부 채널의 도핑 극성은 하부 GAA 트랜지스터의 하나 이상의 하부 채널의 도핑 극성과 반대 극성을 갖는다. 예를 들어, 한 구현예에서, 상부 GAA 트랜지스터는 하나 이상의 p형 채널을 포함하는 반면에, 하부 GAA 트랜지스터는 하나 이상의 n형 채널을 포함한다. 다른 구현예에서, 상부 GAA 트랜지스터와 하부 GAA 트랜지스터의 하나 이상의 채널 사이에는 p형 및 n형 극성이 반대로 된다. 상부 GAA 트랜지스터와 하부 GAA 트랜지스터 사이의 직교 배향으로, 상부 및 하부 GAA 트랜지스터 모두는 그들의 배향에 기초하여 그들의 개별 캐리어에 대해 최대 이동성을 갖는다.
표준 셀 라이브러리(library of standard cell)는 적어도 두 개의 높이가 상이한 표준 셀(또는 셀들)을 포함한다. 예를 들어, 제1 셀은 2개의 상이한 입력 신호를 수신하는 상이한 도핑 극성의 채널을 가진 한 쌍의 트랜지스터를 포함한다. 이 쌍의 제1 도핑 극성의 트랜지스터는 그 쌍의 제2 도핑 극성의 트랜지스터보다 더 큰 게이트 영역의 길이를 갖는다. 일 실시예에서, n형 디바이스의 n형 금속 게이트에 대해 수직 방향으로 라우팅된 멀티플렉서의 선택 제어 신호는 n형 금속 게이트를 확장시켜 멀티플렉서 내의 필요한 연결을 생성한다. 이 n형 디바이스 위(또는 아래)에 형성된 p형 디바이스는 선택 제어 신호를 수신하지 않는다. 따라서, 교차 FET의 수직 스택 내에서 두 디바이스는 상이한 입력 신호를 수신한다. 이 셀의 높이 치수는 이러한 디바이스들의 수직 스택이 없는 셀의 높이보다 크다. 교차 FET의 특정 수직 스택의 p-형 디바이스 및 n-형 디바이스의 각각이 동일한 입력 신호를 수신하는 경우에는, 그들 디바이스 중 어느 하나의 게이트 영역의 길이를 늘릴 필요가 없다. 따라서, 셀 라이브러리는 일반적으로 두 가지 카테고리의 셀들을 갖는다. 제1 셀 카테고리는 특정 수직 스택에 있는 두 디바이스가 각각 동일한 입력 신호를 수신하는 디바이스를 포함한다. 제2 셀 카테고리는 특정 수직 스택에 있는 두 디바이스가 각각 상이한 입력 신호를 수신하는 디바이스를 포함한다. 제2 카테고리의 셀들은 제1 카테고리의 셀들보다 더 큰 높이 치수를 갖는다.
이제 도 1을 보면, 교차 FET를 사용하는 표준 셀 레이아웃(100)의 평면도를 일반화한 블록선도가 도시된다. 표준 셀 레이아웃(100)은 교차 FET를 사용하는 인버터용이다. 그러나, 다른 구현예에서는, 표준 셀 레이아웃(100)에 사용된 특성 및 기법이 다양한 다른 유형의 부울 게이트 및 복합 게이트에 대해 사용된다. 레이아웃(100)에는 p형 및 n형 교차 FET의 3차원(3D) 도해가 함께 제공된다. 도시된 바와 같이, p형 디바이스는 n형 디바이스 위에 수직으로 적층된다. n형 디바이스는 적어도 n형 채널(104) 전체 주위에 형성된 n형 게이트(102)를 포함한다. 유사하게, p형 게이트(106)는 p형 채널(108) 전체 주위에 형성된다. 따라서, p형 채널(108)은 하부 n형 디바이스의 n형 채널(104)과는 반대 극성의 도핑 극성을 갖는다. 단일 n형 채널(104) 및 단일 p형 채널(108)이 도시되어 있지만, 다른 구현예에서는, 반도체 디바이스가 다른 수의 채널을 포함한다. 일부 구현예에서, 채널은 측방향 나노와이어(nanowire)이다. 다른 구현예에서, 채널은 나노시트(nanosheet)이다.
n형 채널(104) 및 n형 게이트(102)는 p형 채널(108) 및 p형 게이트(106)에 직교 방향으로 배향된다. 달리 말하면, n형 채널(104) 및 n형 게이트(102)는 p형 채널(108) 및 p형 게이트(106)의 방향으로부터 90도인 방향으로 배향된다. 따라서, n형 채널(104)을 통한 하부 n형 디바이스의 전류 흐름 방향은 상부 p형 디바이스의 p형 채널(108)의 전류 흐름 방향과 직교한다. 상부 p형 디바이스와 하부 n형 디바이스 사이의 직교 배향으로, 두 디바이스는 그들의 배향에 기초하여 그들의 개별 캐리어에 대해 최대 이동성을 갖는다. 또한, 상부 p형 디바이스와 하부 n형 디바이스의 직교 배향은 수직 적층 디바이스 사이의 연결이 단일 비아 층(via layer)을 사용할 수 있도록 한다.
표준 셀 레이아웃(100)에서, 금속 0층(metal zero layer)(M0 또는 금속0)(130)은 최상단 층이다. 게이트 접점이 다음으로 수직 방향의 가장 높은 층이지만, 예시의 편의를 위해 게이트 접점은 도시되지 않는다. p형 게이트(106)가 그 다음으로 수직 방향의 가장 높은 층이고 그 다음이 p형 나노시트(108)인데, 이것은 p형 채널을 생성한다. 절연 층이 상부 p형 디바이스와 하부 n형 디바이스 사이에 있고, 그 절연 층의 디바이스들 사이에는 게이트 접점이 형성되어 있다. 이 게이트 접점은 표준 셀 레이아웃(100)(또는 레이아웃(100))에서 제공하는 상공 평면도에는 도시되어 있지 않다. 표준 셀 레이아웃의 단면도는 나중에 제공된다. 수직 적층 디바이스 사이의 게이트 접점은 임의의 금속 층을 통과하지 않고서 p형 금속 게이트(106)와 n형 금속 게이트(102)에 직접 연결된다.
p형 디바이스의 비아(또는 접점)(122)는 p형 디바이스의 드레인 영역을 p형 디바이스의 로컬 인터커넥트(local interconnect)(112)에 연결한다. n형 디바이스의 비아(또는 접점)(120)는 n형 디바이스의 드레인 영역을 n형 디바이스의 로컬 인터커넥트(110)에 연결한다. 레이아웃(100)의 수직 적층 디바이스는 온-다이 면적을 덜 소모한다. 단일 비아 층을 사용하면, 회로의 저항과 커패시턴스가 감소된다. 핀 FET(Fin FET)에 비해, 게이트 올 어라운드(GAA) 나노 와이어 또는 나노시트를 사용하면, 임계 전압이 낮아지고 스위칭 시간이 빨라지며 누설 전류가 줄어들고 단채널 효과가 더욱 감소한다. 누설 전류 이외의 단채널 효과의 예로는, 래치업 효과(latchup effect), 드레인 유도 장벽 저하(DIBL: drain-induced barrier lowering), 펀치스루(punchthrough), 온도에 따른 성능 의존성, 충격 이온화(impact ionization), 규소 기판과 소스 및 드레인 영역에 사용되는 웰(well)에 대한 기생 커패시턴스 등이 있다.
레이아웃(100)에서 교차 FET의 직교 배향의 한 가지 장점은 단일 비아 층을 포함한다는 것이다. 반면, 상보형 FET(CFET: Complementary FET)는 다수의 금속 층과 다수의 비아 층을 사용하여 수직 적층 디바이스 사이의 연결을 만든다. 교차 FET의 하부 디바이스의 소스 및 드레인 영역에 접근하는 것이 CFET에 비해 더 용이하다. 레이아웃(100)에서 교차 FET의 직교 배향의 또 다른 장점은 수직 적층 디바이스의 각 디바이스에서 각 캐리어의 최대 이동성을 이용할 수 있다는 것이다.
이제 도 2를 보면, 표준 셀 레이아웃(200)의 평면도를 일반화한 블록선도가 도시된다. 표준 셀 레이아웃(200)은 교차 FET를 사용하는 2입력 부울 낸드 게이트를 위한 것이다. 레이아웃(200)에는 p형 및 n형 교차 FET의 3차원(3D) 도해가 함께 제공된다. 전술한 접점(또는 비아), 재료 및 구조는 동일하게 번호가 부여된다. 도시된 바와 같이, n형 디바이스는 p형 디바이스 위에 수직으로 적층된다. 레이아웃(100)과 유사하게, 다른 구현예에서, 레이아웃(200)의 교차 FET는 다수의 n형 채널(104)과 다수의 p형 채널(108)을 사용한다. 레이아웃(100)과 유사하게, 레이아웃(200)은 n형 채널(104)과 p형 채널(108) 사이에 직교 배향을 사용하고 단일 비아 층을 사용하여 수직 적층 디바이스 사이의 연결을 생성한다.
도핑된 규소의 핀이 규소 기판과 물리적으로 접촉하는 핀 전계 효과 트랜지스터(Fin FET)와는 달리, 수직형 GAA 디바이스의 채널은 규소 기판과 물리적으로 접촉하지 않는다. 일반적으로, 핀 FET와 비교했을 때, GAA 트랜지스터는 더 낮은 임계 전압, 더 빠른 스위칭 시간, 더 적은 누설 전류, 및 더 감소된 단채널 효과를 제공한다. 일부 구현예에서, GAA 트랜지스터의 도핑된 규소 채널은 나노와이어이다. 다른 구현예에서, GAA 트랜지스터의 도핑된 규소 채널은 나노시트이다. 나노시트는 도핑된 규소의 와이어가 아니라 도핑된 규소의 시트이다. 달리 말하면, 나노시트는 측방향 나노와이어보다 더 넓고 두꺼운 전도성 와이어이다. 나노시트는 또한 그 나노시트가 규소 기판과 물리적으로 접촉하지 않도록 회전되고 측면이 규소 기판 위에 수직 방향으로 배치된 핀으로 간주될 수 있다. 오히려, 금속 게이트가 나노시트와 규소 기판 사이에 형성된다. 하지만, 이 시각화는 나노시트를 형성하는 실제 제조 단계를 설명하지 못한다.
상부 GAA 트랜지스터를 하부 GAA 트랜지스터 위에 수직으로 적층하면, 성능이 더욱 향상되고 전력 소모가 감소하며 GAA 트랜지스터가 소모하는 온-다이 면적이 줄어들고 단채널 효과가 더욱 감소한다. 상보형 FET(CFET)는 하부 GAA 트랜지스터 위에 상부 GAA 트랜지스터를 수직으로 적층하고 그들 사이에 절연을 위해 적어도 산화물 층을 두고 있다. 그러나, CFET는 하나 이상의 채널이 하부 GAA 트랜지스터의 하나 이상의 채널과 동일한 방향으로 정렬된 상부 GAA 트랜지스터를 사용한다. 앞에서 보았듯이, 교차 FET는 상부 GAA 트랜지스터의 하나 이상의 채널과 하부 GAA 트랜지스터의 하나 이상의 채널이 직교 배향된다. 상보형 FET에 비해, 교차 FET는 상부 GAA 트랜지스터와 하부 GAA 트랜지스터 각각에 대해 더 나은 이동성을 가지므로 성능이 더 우수하다. 상보형 FET는 2개의 금속 층과 3개의 비아 층을 사용하여 상부 GAA 트랜지스터와 하부 GAA 트랜지스터 사이에 연결을 생성한다. 이와는 대조적으로, 교차 FET는 단일 금속 층과 단일 비아 층을 사용하여 상부 GAA 트랜지스터와 하부 GAA 트랜지스터를 연결한다. 교차 FET는 통상적인 반도체 제조 단계를 사용하여 하부 GAA 트랜지스터를 제1 웨이퍼에 형성하고 상부 GAA 트랜지스터를 제2 웨이퍼에 형성한다. 제1 웨이퍼와 제2 웨이퍼는 하이브리드 본드 공정을 통해 서로 연결되어 수율을 높인다.
다음 설명에서, 인버터를 형성하는 레이아웃 기법이 도 3 내지 도 5에 도시된다. 이러한 기법은 4개 트랜지스터의 규소 기판 위의 평면 면적을 소모하는 메모리 비트 셀의 6트랜지스터(6T) 랜덤 액세스 데이터 저장소를 형성하는 데에도 사용된다. 교차 FET를 사용하는 이 메모리 비트 셀은 도 6에 도시된 바와 같이 메모리 뱅크에 사용된다. 메모리 비트 셀의 6T 랜덤 액세스 데이터 저장소를 형성하는 레이아웃 기법이 도 7 내지 도 15에 도시된다.
이제 도 3을 참조하면, 표준 셀 레이아웃(300)의 평면도를 일반화한 블록선도가 도시된다. 레이아웃(300)의 평면도가 우측에 도시되고, 단면도가 좌측에 도시된다. 이 인버터의 경우, p형 디바이스가 n형 디바이스 위에 수직 적층된다. 그러나, 다른 구현예에서는, n형 디바이스를 p형 디바이스 위에 수직 적층하는 것이 가능하고 고려된다. 인버터의 각 디바이스는 게이트 영역에서 하나 이상의 나노시트를 360도 방식으로 감싸는 게이트 올 어라운드(GAA) 금속을 사용한다. 하부 n형 디바이스는 제1 웨이퍼 상에 제조된다. 상부 P형 디바이스는 별도의 제2 웨이퍼 상에 제조되고, 이어서 후술한 대로 제1 웨이퍼에 본딩된다.
여기에서는, 레이아웃(300)에서, 실리콘 온 인슐레이터(SOI: silicon on insulator) 산화물 층(304)이 규소 기판(302) 상에 증착된다. 다양한 구현예에서, SOI 산화물 층(304)은 이산화규소(SiO2) 층이다. 반도체 디바이스 제조 공정은 규소 기판(302)으로부터 디바이스 본체를 절연하는 국소 실리콘 온 인슐레이터(SOI)를 구축한다. 한 구현예에서, 형성된 SOI 산화물 층(304)은 비교적 두껍다. 채널 스택이 SOI 산화물 층(304) 위에 형성된다. 한 구현예에서, 채널 스택은 n형 나노시트(306)이다. 게이트 금속 재료(308)가 증착된 후 게이트 금속(308)을 연마하는 CMP 단계가 이어진다. 다양한 구현예에서, 질화 티타늄(TiN)이 게이트 금속(308)에 사용된다. 게이트 금속(308)은 n형 나노시트(306) 전체 주위에 360도 방식으로 제공된다. 층간 유전체(ILD: interlayer dielectric) 산화물 층(310)은 게이트 영역 주위에 증착된다.
n형 소스 및 드레인 영역(314)이 형성된다. 한 구현예에서, n형 소스 및 드레인 영역(314)은 인으로 도핑된 에피택셜 성장 규소이다. 그 후, n형 로컬 인터커넥트(312)가 형성된다. 일부 구현예에서, n형 로컬 인터커넥트(312)는 텅스텐, 코발트, 루테늄 또는 몰리브덴을 포함한다. 규소 질화물 층(316)과 추가 ILD 산화물(310)이 초기 ILD 산화물 층(310)에 형성된다. 예를 들어, 규소 질화물(SiNx) 층(316)이 ILD 산화물 층(310) 위에 증착된다. 비정질 수소화 규소 질화물(SiNx)의 화학적 및 전기적 특성은 이 재료를 집적 회로의 절연 층에 적합한 후보 재료로 만든다. 질화물 층(316)과 ILD 산화물 층(310) 각각은 에칭되어 게이트 접점(318)을 위한 공간을 만든다. 유사하게, 질화물 층(316)과 ILD 산화물 층(310)은 에칭되어 드레인 접점(320)을 위한 공간을 만든다. 게이트 접점(318)과 드레인 접점(320)은 생성된 공간에 증착된다.
도 4를 보면, 표준 셀 레이아웃(400)의 평면도를 일반화한 블록선도가 도시된다. 전술한 접점(또는 비아), 재료 및 다른 레이아웃 요소는 동일하게 번호가 부여된다. 우측의 표준 셀 레이아웃(400)(또는 레이아웃(400))은 교차 FET를 사용하는 인버터의 레이아웃(300)에서 수행되는 반도체 공정 단계의 연속이다. 레이아웃(400)에 사용된 반도체 층의 단면도도 레이아웃(400)과 함께 좌측에 도시된다. 채널 스택은 ILD 산화물 층(310)의 n형 게이트 접점(318) 위에 형성된다. 한 구현예에서, 채널 스택은 p형 나노시트(402)이다. 일부 구현예에서, 별도의 웨이퍼는 규소 게르마늄 반도체 에피택셜 성장 층과 규소 반도체 에피택셜 성장 층이 교번하는 것과 같은 교번 성장 층을 갖는다. 교번 층을 갖는 별도의 웨이퍼는 (도 3의) 레이아웃(300)의 ILD 산화물 층(310) 위에 본딩된다. 다른 구현예에서는, 교번 층이 레이아웃(300)의 ILD 산화물 층(310) 위에 성장되고 다음으로 p형 나노시트(402)의 사이즈로 층을 에칭하기 위해 앞서 명명된 공정 중 하나가 수행된다. 앞서 명명된 공정은 n형 나노시트(306)를 형성하는 것과 관련하여 설명되었다.
이제 도 5를 참조하면, 표준 셀 레이아웃(500)의 평면도를 일반화한 블록선도가 도시된다. 전술한 접점(또는 비아), 재료 및 다른 레이아웃 요소는 동일하게 번호가 부여된다. 우측의 표준 셀 레이아웃(500)(또는 레이아웃(500))은 교차 FET를 사용하는 인버터를 생성하는 레이아웃(400)에서 수행되는 반도체 공정 단계의 연속이다. 레이아웃(500)에 사용된 반도체 층의 단면도도 레이아웃(500)과 함께 좌측에 도시된다. ILD 산화물 층(310)은 에칭되어 p형 나노시트(402) 전체 주위에 배치되는 p형 게이트(502)를 위한 공간을 생성한다. 유사하게, ILD 산화물 층(310)은 에칭되어 드레인 접점(504)을 위한 공간을 생성한다. 게이트 접점(318)과 드레인 접점(504)은 생성된 공간에 증착된다. 여기에서는, 금속 0층(또는 금속0(metal0) 또는 금속0(Metal0) 또는 M0)(506)이 인버터의 추가적인 연결을 생성하기 위해 증착된다. 금속 0층(506)은 또한 금속 0층을 다음 층에서와 같이 수평 층으로 사용하는 관례를 유지하기 위해 상이한 이름으로도 지칭된다는 점이 주목된다.
도 6을 참조하면, 부울 낸드 로직 게이트(600)의 개략적인 일 구현예의 일반화된 블록선도가 도시된다. 도시된 구현예에서, 부울 낸드 로직 게이트(600)(또는 로직 게이트(600))는 2개의 입력 신호(A 610 및 B 612)를 수신하고 출력 신호(Out 620)를 생성한다. 로직 게이트(600)는 병렬 구성으로 연결된 2개의 p형 디바이스(P1 602 및 P2 604)를 사용한다. 로직 게이트(600)는 또한 직렬 구성으로 연결된 2개의 n형 디바이스(N1 606 및 N2 608)를 사용한다. 로직 게이트(600)는 수직 스택의 디바이스가 동일한 입력 신호를 수신하는 교차 FET를 사용하는 셀 유형의 개략적인 트랜지스터의 예시이다. 예를 들어, p형 디바이스(P1 602) 및 n형 디바이스(N1 606) 각각은 입력 신호(A 610)를 수신한다. 유사하게, p형 디바이스(P2 604) 및 n형 디바이스(N2 608) 각각은 입력 신호(B 612)를 수신한다.
반도체로 제조된 로직 게이트(600) 회로는 동일한 수직 스택에 p형 디바이스(P1 602) 및 n형 디바이스(N1 606)를 포함한다. 반도체로 제조된 로직 게이트(600) 회로는 또한 동일한 수직 스택에 p형 디바이스(P2 604) 및 n형 디바이스(N2 608)를 포함한다. 각각의 수직 스택에 대해, 대응하는 디바이스는 동일한 입력 신호를 수신한다. 따라서, 제조된 로직 게이트(600) 회로의 내부 연결을 완료하기 위해 디바이스가 확장된 게이트 영역을 가질 필요는 없다. 인버터와 로직 게이트(600)는 이러한 유형의 셀의 여러 예 중 두 가지 예이다.
본원에서 사용되는 바와 같이, 부울 로직 하이 레벨은 또한 로직 하이 레벨로 지칭된다. 유사하게, 부울 로직 로우 레벨은 로직 로우 레벨이라고도 한다. 다양한 구현예에서, 로직 하이 레벨은 전원 공급 장치 기준 전압 레벨과 동일하고 로직 로우 레벨은 접지 기준 전압 레벨과 동일하다. 본원에서 사용되는 바와 같이, 회로 노드 또는 라인은, 노드 또는 라인이 전압 레벨을 수신하는 트랜지스터를 인에이블링시키는 전압 레벨을 저장하거나, 전압 레벨이 작동이 인에이블링됨을 표시할 때 "어서트된다(asserted)". 예를 들어, n형 트랜지스터는, n형 트랜지스터가 적어도 소스 단자의 전압 레벨보다 높은 임계 전압인 0이 아닌 양의 전압 레벨(positive non-zero voltage level)을 게이트 단자에서 수신할 때 인에이블링된다.
본원에서 사용되는 바와 같이, 회로 노드 또는 라인은, 노드 또는 라인이 전압 레벨을 수신하는 트랜지스터를 디스에이블링하는 전압 레벨을 저장할 때 "무효화된다(negated)". n형 트랜지스터는, n형 트랜지스터가 소스 단자의 전압 레벨의 임계 전압 내에 있는 전압 레벨을 게이트 단자에서 수신할 때 디스에이블링된다. 유사하게, p형 트랜지스터는, p형 트랜지스터가 적어도 소스 단자의 전압 레벨보다 낮은 임계 전압인 전압 레벨을 게이트 단자에서 수신할 때 인에이블링된다. p형 트랜지스터는, p형 트랜지스터가 소스 단자의 전압 레벨의 임계 전압 내에 있는 전압 레벨을 게이트 단자에서 수신할 때 무효화된다. 또한, 대응하는 제어 신호가 어서트되거나 무효화되는 것에 기초하여 작동이 인에이블링되고 디스에이블링된다.
입력 신호(A 610 및 B 612) 중 하나가 로직 로우 레벨을 갖는 경우, p형 디바이스(P1 602 및 P2 604) 중 대응하는 하나가 인에이블링되고 출력 신호(Out 620)에 대해 로직 하이 레벨을 생성한다. 그와 다르게, 입력 신호(A 610 및 B 612) 둘 모두가 로직 하이 레벨인 경우, n형 디바이스(N1 606 및 N2 608)의 각각이 인에이블링되고 출력 신호(Out 620)에 대해 로직 로우 레벨을 생성한다.
다음 설명에서, (도 7의) 레이아웃(700)은 로직 게이트(600)의 n형 디바이스의 레이아웃을 형성하는 단계를 설명하는 반면에, (도 8 내지 도 10의) 레이아웃(800 내지 1000)은 로직 게이트(600)의 p형 디바이스의 레이아웃을 형성하는 단계를 설명한다. 전술한 접점(또는 비아), 재료 및 다른 레이아웃 요소는 도 7 내지 도 10에서 동일하게 번호가 부여된다. 이제 도 7을 참조하면, 로직 게이트(600)의 레이아웃(700)의 평면도를 일반화한 블록선도가 도시된다. 이 레이아웃의 경우, p형 디바이스가 n형 디바이스 위에 수직 적층된다. 그러나, 다른 구현예에서는, n형 디바이스를 p형 디바이스 위에 수직 적층하는 것이 가능하고 고려된다. 인버터의 각 디바이스는 게이트 영역에서 하나 이상의 나노시트를 360도 방식으로 감싸는 게이트 올 어라운드(GAA) 금속을 사용한다. 하부 n형 디바이스는 제1 웨이퍼 상에 제조된다. 상부 P형 디바이스는 별도의 제2 웨이퍼 상에 제조되고, 후술한 대로 제1 웨이퍼에 본딩된다.
여기서, 도 7의 레이아웃(700)에서는, 인버터에 대해 전술한 것과 유사한 방식으로 (도 6의) 로직 게이트(600)의 레이아웃에 대해 n형 나노시트(702), 금속 게이트(704), n형 로컬 인터커넥트(312) 및 드레인 접점(320)의 스택이 형성된다. 도 8의 레이아웃(800)에서는, p형 나노시트(402)인 채널 스택이 n형 게이트 접점(318) 위에 형성된다. 도 9의 레이아웃(900)에서는, p형 게이트 금속 재료(902)가 증착된다. p형 게이트 금속(902)은 p형 나노시트(402) 전체 주위에 360도 방식으로 제공된다. 층간 유전체(ILD) 산화물 층(310)은 게이트 영역 주위에 증착된다.
그 후, p형 로컬 인터커넥트(508)가 형성된다. 산화물 층이 에칭되고, 게이트 접점(318)이 p형 금속 게이트(902) 위에 형성되고, p형 접점(504)이 p형 로컬 인터커넥트(508) 위에 형성된다. 도 10의 레이아웃(1000)에서는, 로직 게이트(600)의 레이아웃을 위한 추가적인 연결을 생성하기 위해 금속 0층(M0)(506)이 증착된다. 레이아웃은 나중에 제조되며, 로직 게이트(600)는 전체 집적 회로의 일부이다. 레이아웃(1000)의 금속 게이트가 연결을 생성하기 위해 확장되지 않았다는 점이 주목된다. 그러나, 다른 셀의 경우에는, 이러한 확장이 필요하다.
도 11을 참조하면, 멀티플렉서 게이트(1100)의 개략적인 일 구현예의 일반화된 블록선도가 도시된다. 도시된 구현예에서, 멀티플렉서 게이트(1100)(또는 먹스 게이트(1100))는 3개의 입력 신호(A 1150, B 1152 및 S 1154)를 수신하고, 출력 신호(Z 1160)를 생성한다. 멀티플렉서 게이트(1100)는 P5 1130 및 N5 1132를 수신된 신호(S 1154)로부터 신호(SB 1156)를 생성하는 인버터로 사용한다. 멀티플렉서 게이트(1100)는 디바이스(P6 1140 및 N6 1142)를 수신된 신호(ZB 1102)로부터 신호(Z 1160)를 생성하는 인버터로 사용한다.
P3 1114 및 N1 1120은 입력 신호(A 1150)를 수신하고, 디바이스(P4 1116 및 N2 1122)는 입력 신호(B 1152)를 수신하며, 디바이스(P1 1110 및 N4 1126)는 입력 신호(S 1154)를 수신한다. 또한, 디바이스(P2 1112 및 N3 1124)는 내부적으로 생성된 신호(SB 1156)를 수신한다. 디바이스(1110 내지 1126)는 멀티플렉서의 기능을 제공하는 구성으로 연결된다. 예를 들어, 선택 입력 신호(S 1154)가 어서트되면, 멀티플렉서 게이트(1100)는 입력 신호(B 1152)의 현재 로직 레벨과 동등한 출력 신호(Z 1160)의 로직 레벨을 생성한다. 예를 들어, 선택 입력 신호(S 1154)가 무효화되면, 멀티플렉서 게이트(1100)는 입력 신호(A 1150)의 현재 로직 레벨과 동등한 출력 신호(Z 1160)의 로직 레벨을 생성한다.
멀티플렉서 게이트(1100)는 수직 스택의 디바이스가 상이한 입력 신호를 수신하는 교차 FET를 사용하는 셀 유형의 개략적인 트랜지스터의 예시이다. 예를 들어, 멀티플렉서 게이트(1100)의 반도체 제조 회로는 동일한 수직 스택에 p형 디바이스(P1 1110) 및 n형 디바이스(N1 1120)를 포함한다. 도시된 바와 같이, p형 디바이스(P1 1110)는 신호(S 1154)를 수신하는 반면, n형 디바이스(N1 1120)는 신호(A 1150)와 같은 상이한 신호를 수신한다. 유사하게, 한 쌍의 디바이스(P2 1112 및 N2 1122)를 포함하는 수직 스택은 상이한 입력 신호를 수신한다.
마찬가지로, 한 쌍의 디바이스(P3 1114 및 N3 1124)를 포함하는 수직 스택의 각각은 상이한 신호를 수신하고, P4 1116 및 N4 1126을 포함하는 수직 스택은 상이한 신호를 수신한다. 상이한 입력 신호를 수신하는 디바이스를 갖는 적어도 하나의 수직 스택을 갖는 이러한 셀은 제조 회로의 내부 연결을 완료하기 위해 적어도 하나의 확장된 게이트 영역을 갖는다. 그러므로, 셀의 높이 치수는 대응하는 디바이스가 동일한 입력 신호를 수신하는 수직 스택을 포함하는 셀의 높이보다 커지게 된다. 한 예로서, 제조된 멀티플렉서 게이트(1100) 셀은 제조된 로직 게이트(600) 셀의 높이보다 더 큰 높이를 갖는다.
다음 설명에서, (도 12의) 레이아웃(1200)은 (도 11의) 멀티플렉서 게이트(1100)의 n형 디바이스의 레이아웃을 형성하는 기법을 제공하는 반면에, (도 13 및 도 14의) 레이아웃(1300 및 1400)은 멀티플렉서 게이트(1100)의 p형 디바이스의 레이아웃을 형성하는 기법을 제공한다. 전술한 접점(또는 비아), 재료 및 다른 레이아웃 요소는 도 12 내지 도 14에서 동일하게 번호가 부여된다. 이제 도 12을 참조하면, 멀티플렉서 게이트(1100)의 레이아웃(1200)의 평면도를 일반화한 블록선도가 도시된다. 이 레이아웃의 경우, p형 디바이스가 n형 디바이스 위에 수직 적층된다. 그러나, 다른 구현예에서는, n형 디바이스를 p형 디바이스 위에 수직 적층하는 것이 가능하고 고려된다.
여기서, 도 12의 레이아웃(1200)에서는, 인버터 및 로직 게이트(600)에 대해 전술한 것과 유사한 방식으로 (도 11의) 멀티플렉서 게이트(1100)의 레이아웃에 대해 n형 나노시트(702), 금속 게이트(704), n형 로컬 인터커넥트(312), 게이트 접점(318) 및 드레인 접점(320)의 스택이 형성된다. n형 디바이스에 대한 멀티플렉서 게이트(1100)에서 사용되는 신호 명칭 및 디바이스 명칭은 레이아웃의 형성에 대한 설명을 돕기 위해 여기에 도시된다. 디바이스(N3 1124 및 N4 1126)는 제조된 멀티플렉서 게이트(1100) 회로의 이후 내부 연결을 완료하기 위해 확장된 게이트 영역을 갖는다는 점이 주목된다.
도 13의 레이아웃(1300)에서는, p형 나노시트(402)가 형성되고, p형 게이트 금속 재료(902)가 증착되고, 전술한 대로 p형 로컬 인터커넥트(508)가 형성된다. p형 디바이스에 대한 멀티플렉서 게이트(1100)에서 사용되는 신호 명칭 및 디바이스 명칭은 레이아웃의 형성에 대한 설명을 돕기 위해 여기에 도시된다. 한 쌍의 디바이스(N3 1124 및 P1 1110)는 n형 디바이스(N3 1124)의 입력(SB 1156) 및 p형 디바이스(P1 1110)의 입력(S 1154)과 같이 상이한 입력을 수신한다는 점이 주목된다. n형 디바이스(N3 1124)의 게이트 영역은 제조된 멀티플렉서 게이트(1100) 회로의 이후 내부 연결을 완료하기 위해 확장된다. 또한, 한 쌍의 디바이스(N4 1126 및 P2 1112)는 n형 디바이스(N4 1126)의 입력(S 1154) 및 p형 디바이스(P2 1112)의 입력(SB 1156)과 같이 상이한 입력을 수신한다는 점이 주목된다. n형 디바이스(N4 1126)의 게이트 영역은 제조된 멀티플렉서 게이트(1100) 회로의 이후 내부 연결을 완료하기 위해 확장된다. 도 14의 레이아웃(1400)에서, 금속 0층(M0 506)과 금속 1층(M1 1402)이 멀티플렉서 게이트(1100)의 레이아웃을 위한 추가적인 연결을 생성하기 위해 증착된다. 레이아웃은 나중에 제조되며, 멀티플렉서 게이트(1100)는 전체 집적 회로의 일부이다.
이제 도 15를 참조하면, 교차 FET를 활용하는 표준 셀의 레이아웃을 효율적으로 생성하는 방법(1500)의 일 실시형태가 도시된다. 설명 목적상, 이 실시형태의 단계는 순차적으로 도시된다. 그러나, 다른 실시형태에서, 일부 단계는 도시된 것과 상이한 순서로 발생하고, 일부 단계는 동시에 수행되고, 일부 단계는 다른 단계와 조합되고, 일부 단계는 생략된다.
반도체 제조 공정은 수직 스택의 디바이스가 동일한 입력 신호를 수신하는 교차 FET를 사용하여 제1 유형의 셀을 형성한다(블록 1502). 반도체 제조 공정(또는 공정)은 적어도 하나의 수직 스택의 디바이스가 상이한 입력 신호를 수신하는 교차 FET를 사용하여 제2 유형의 셀을 형성한다(블록 1504). 이 공정은 제1 유형과 제2 유형의 셀을 집적 회로에 배치한다(블록 1506). 집적 회로의 입력 노드에 전위가 인가되지 않으면(조건부 블록 1508의 "아니오" 분기), 집적 회로는 전원이 켜질 때까지 대기한다(블록 1510). 그러나, 집적 회로의 입력 노드에 전위가 인가되면(조건부 블록 1510의 "예" 분기), 집적 회로는 두 가지 유형의 셀 중 하나를 통해 입력 노드로부터 출력 노드로 전류를 전달한다(블록 1512).
도 16을 참조하면, 컴퓨팅 시스템(1600)의 일 실시형태가 도시된다. 컴퓨팅 시스템(1600)은 프로세서(1610) 및 메모리(1630)를 포함한다. 메모리 제어기, 버스 또는 통신 패브릭, 하나 이상의 위상 고정 루프(PLL: phased locked loop) 및 다른 클록 생성 회로부, 전력 관리 유닛 등과 같은 인터페이스는 예시의 편의를 위해 도시되지 않는다. 다른 구현예에서, 컴퓨팅 시스템(1600)이 프로세서(1610)와 동일한 유형 또는 상이한 유형의 하나 이상의 다른 프로세서, 하나 이상의 주변 디바이스, 네트워크 인터페이스, 하나 이상의 다른 메모리 디바이스 등을 포함하는 것이 이해된다. 일부 구현예에서, 컴퓨팅 시스템(1600)의 기능은 시스템 온 칩(SoC)에 통합된다. 다른 구현예에서, 컴퓨팅 시스템(1600)의 기능은 마더보드에 삽입된 주변 카드에 통합된다. 컴퓨팅 시스템(1600)은 데스크톱 컴퓨터, 태블릿 컴퓨터, 랩톱, 스마트폰, 스마트워치, 게임 콘솔, 개인 보조 디바이스 등과 같은 다양한 컴퓨팅 디바이스 중 임의의 디바이스에서 사용된다.
프로세서(1610)는 회로부와 같은 하드웨어를 포함한다. 예를 들어, 프로세서(1610)는 표준 셀을 구현하기 위해 교차 FET를 활용하는 적어도 하나의 집적 회로(1620)를 포함한다. 예를 들어, 집적 회로는 특정 수직 스택에 있는 두 디바이스가 각각 동일한 입력 신호를 수신하는 적어도 제1 카테고리의 셀(1622)을 포함한다. 또 다른 카테고리의 셀(1624)은 특정 수직 스택에 있는 적어도 한 쌍의 디바이스를 포함하며, 이 쌍의 디바이스 각각은 상이한 입력 신호를 수신한다. 셀(1624)은 대응하는 셀 내에서 내부 연결을 완료하기 위해 확장된 게이트 영역을 갖는 트랜지스터의 게이트 영역을 그 쌍에 포함하기 때문에 셀(1622)보다 더 큰 높이 치수를 갖는다. 이들 셀은 전술한 레이아웃 기법을 사용한다.
다양한 구현예에서, 프로세서(1610)는 하나 이상의 프로세싱 유닛을 포함한다. 일부 구현예에서, 프로세싱 유닛의 각각은 범용 데이터 프로세싱이 가능한 하나 이상의 프로세서 코어, 및 연관된 캐시 메모리 서브시스템을 포함한다. 이러한 구현예에서, 프로세서(1610)는 중앙 처리 장치(CPU)이다. 다른 구현예에서, 프로세싱 코어는 각각 다수의 병렬 실행 레인 및 연관된 데이터 저장 버퍼를 갖는 고도(highly) 병렬 데이터 마이크로아키텍처를 갖춘 컴퓨팅 유닛이다. 이러한 구현예에서, 프로세서(1610)는 그래픽 프로세싱 유닛(GPU), 디지털 신호 프로세서(DSP) 등이다.
일부 구현예에서, 메모리(1630)는 하드 디스크 드라이브, 솔리드스테이트 디스크, 다른 유형의 플래시 메모리, 휴대용 솔리드스테이트 드라이브, 테이프 드라이브 등 중 하나 이상을 포함한다. 메모리(1630)는 운영 체제(OS)(1632), 코드(1634)로 표현되는 하나 이상의 애플리케이션, 및 적어도 소스 데이터(1636)를 저장한다. 메모리(1630)는 또한 코드(1634)의 특정 애플리케이션을 실행할 때 프로세서(1610)에 의해 생성된 중간 결과 데이터 및 최종 결과 데이터를 저장할 수 있다. 단일 운영 체제(1632) 및 코드(1634)의 단일 인스턴스 및 소스 데이터(1636)가 도시되지만, 다른 구현예에서, 다른 개수의 이러한 소프트웨어 컴포넌트가 메모리(1630)에 저장된다. 운영 체제(1632)는 프로세서(1610)의 부팅을 시작하고, 태스크를 하드웨어 회로부에 할당하고, 컴퓨팅 시스템(1600)의 자원을 관리하고, 하나 이상의 가상 환경을 호스팅하는 명령어를 포함한다.
프로세서(1610) 및 메모리(1630)의 각각은 컴퓨팅 시스템(1600)에 포함된 임의의 다른 하드웨어 컴포넌트뿐만 아니라 서로 통신하는 인터페이스 유닛을 포함한다. 인터페이스 유닛은 메모리 요청 및 메모리 응답을 서비스하는 대기열 및 특정 통신 프로토콜에 기초하여 서로 통신하는 제어 회로부를 포함한다. 통신 프로토콜은 공급 전압 레벨, 작동 공급 전압 및 작동 클록 주파수를 결정하는 전력 성능 상태, 데이터 전송률, 하나 이상의 버스트 모드 등과 같은 다양한 파라미터를 결정한다.
전술한 실시형태 중 하나 이상이 소프트웨어를 포함한다는 것이 주목된다. 이러한 실시형태에서, 방법 및/또는 메커니즘을 구현하는 프로그램 명령어는 컴퓨터 판독 가능 매체에 전달되거나 저장된다. 프로그램 명령어를 저장하도록 구성된 다양한 유형의 미디어는 이용 가능하고 하드 디스크, 플로피 디스크, CD-ROM, DVD, 플래시 메모리, 프로그램 가능 ROM(PROM), 랜덤 액세스 메모리(RAM) 및 다양한 다른 형태의 휘발성 또는 비휘발성 저장장치를 포함한다. 일반적으로 말하면, 컴퓨터 액세스 가능한 저장 매체는 컴퓨터에 명령어 및/또는 데이터를 제공하기 위해 사용 중에 컴퓨터에 의해 액세스 가능한 모든 저장 매체를 포함한다. 예를 들어, 컴퓨터 액세스 가능한 저장 매체는 자기 또는 광학 매체와 같은 저장 매체, 예를 들어 디스크(고정식 또는 이동식), 테이프, CD-ROM 또는 DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 또는 블루레이를 포함한다. 저장 매체는 RAM(예를 들어, 동기식 동적 RAM(SDRAM), 이중 데이터 레이트(DDR, DDR2, DDR3 등) SDRAM, 저전력 DDR(LPDDR2 등), SDRAM, 램버스 DRAM(RDRAM), 정적 RAM(SRAM) 등), ROM, 플래시 메모리, USB 인터페이스 같은 주변 인터페이스를 통해 액세스 가능한 비휘발성 메모리(예를 들어, 플래시 메모리) 등과 같은 휘발성 또는 비휘발성 메모리 매체를 더 포함한다. 저장 매체는 MEMS(microelectromechanical system), 및 네트워크 및/또는 무선 링크와 같은 통신 매체를 통해 액세스 가능한 저장 매체를 포함한다.
또한, 다양한 실시형태에서, 프로그램 명령어는 C와 같은 고급 프로그래밍 언어 또는 Verilog, VHDL과 같은 설계 언어(HDL), 또는 GDS II 스트림 포맷(GDSII)과 같은 데이터베이스 포맷의 하드웨어 기능의 동작 레벨 기술(description) 또는 레지스터 전송 레벨(RTL) 기술을 포함한다. 일부 경우에서, 기술은 합성 라이브러리의 게이트 목록을 포함하는 넷리스트를 생성하는 설명을 합성하는 합성 도구로 판독된다. 넷리스트는 또한 시스템을 포함한 하드웨어의 기능을 나타내는 게이트들의 세트를 포함한다. 이어서, 넷리스트는 마스크에 적용될 기하학적 형상을 설명하는 데이터 세트를 생성하기 위해 배치되고 라우팅된다. 이어서 마스크는 시스템에 대응하는 반도체 회로 또는 회로들을 생성하기 위해 다양한 반도체 제조 단계에서 사용된다. 대안적으로, 컴퓨터 액세스 가능한 저장 매체의 명령어는 원하는 대로 넷리스트(합성 라이브러리 유무에 관계없이) 또는 데이터 세트이다. 또한, 명령어는 Cadence®, EVE® 및 Mentor Graphics®와 같은 이러한 판매자로부터의 하드웨어 기반 유형 에뮬레이터에 의한 에뮬레이션 목적에 활용된다.
위의 실시형태가 상당히 상세하게 설명되었지만, 다수의 변형 및 수정은 위의 개시내용이 완전히 인식되면 당업자에게 명백해질 것이다. 다음의 청구범위는 이러한 모든 변형 및 수정을 포함하도록 해석되는 것으로 의도된다.

Claims (20)

  1. 집적 회로로서,
    제1 셀을 포함하며, 상기 제1 셀은:
    각각의 트랜지스터에 의해 제1 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제1 트랜지스터 쌍; 및
    상이한 2개의 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제2 트랜지스터 쌍 - 상기 제2 트랜지스터 쌍의 제1 도핑 극성의 트랜지스터는 상기 제1 트랜지스터 쌍의 제2 도핑 극성의 트랜지스터보다 더 큰 게이트 영역의 길이를 가짐 - 을 포함하고;
    상기 집적 회로의 입력 노드에 인가되는 전위에 응답하여, 전류가 상기 입력 노드로부터 상기 제1 셀을 통해 상기 집적 회로의 출력 노드로 전달되는, 집적 회로.
  2. 제1항에 있어서, 상기 제1 도핑 극성과 상이한 제2 도핑 극성을 갖는 상기 제1 트랜지스터 쌍 및 상기 제2 트랜지스터 쌍의 트랜지스터들은 서로 물리적으로 연결된 게이트 영역을 갖는, 집적 회로.
  3. 제1항에 있어서, 상기 제1 트랜지스터 쌍 및 상기 제2 트랜지스터 쌍의 각각은 단일 트랜지스터의 규소 기판 상의 면적을 소모하는, 집적 회로.
  4. 제3항에 있어서, 상기 제1 트랜지스터 쌍은:
    제1 방향으로 배향된 제1 채널을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터에 인접한 산화물 층; 및
    상기 제1 방향에 대해 직교하는 방향으로 배향되는 제2 채널을 포함하며 상기 산화물 층에 인접한 제2 트랜지스터를 포함하는, 집적 회로.
  5. 제4항에 있어서,
    채널은 나노시트를 포함하고;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각각은 수직 게이트 올 어라운드(GAA) 디바이스인, 집적 회로.
  6. 제1항에 있어서, 제2 셀을 더 포함하며, 상기 제2 셀은,
    각각의 트랜지스터가 제2 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제3 트랜지스터 쌍; 및
    각각의 트랜지스터가 제3 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제4 트랜지스터 쌍을 포함하고, 상기 제3 트랜지스터 쌍 및 상기 제4 트랜지스터 쌍의 각각의 트랜지스터는 동일한 게이트 영역의 길이를 갖는, 집적 회로.
  7. 제6항에 있어서, 상기 제1 셀의 높이가 상기 제2 셀의 높이보다 큰, 집적 회로.
  8. 방법으로서,
    집적 회로의 제1 셀 내에, 각각의 트랜지스터에 의해 제1 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제1 트랜지스터 쌍을 형성하는 단계; 및
    상기 제1 셀 내에, 상이한 2개의 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제2 트랜지스터 쌍을 형성하는 단계 - 상기 제2 트랜지스터 쌍의 제1 도핑 극성의 트랜지스터는 상기 제1 트랜지스터 쌍의 제2 도핑 극성의 트랜지스터보다 더 큰 게이트 영역의 길이를 가짐 - 를 포함하고;
    상기 집적 회로의 입력 노드에 인가되는 전위에 응답하여, 전류가 상기 입력 노드로부터 상기 제1 셀을 통해 상기 집적 회로의 출력 노드로 전달되는, 방법.
  9. 제8항에 있어서, 서로 물리적으로 연결된 게이트 영역이 있는, 상기 제1 도핑 극성과 상이한 제2 도핑 극성을 갖는 상기 제1 트랜지스터 쌍 및 상기 제2 트랜지스터 쌍의 트랜지스터들을 형성하는, 방법.
  10. 제8항에 있어서, 단일 트랜지스터의 규소 기판 상의 면적을 차지하는 상기 제1 트랜지스터 쌍 및 상기 제2 트랜지스터 쌍의 각각을 형성하는 단계를 더 포함하는 방법.
  11. 제10항에 있어서,
    제1 트랜지스터 쌍에, 제1 트랜지스터 및 제2 트랜지스터를 배치하는 단계;
    제1 방향으로 배향된 제1 채널을 갖는 제1 트랜지스터를 형성하는 단계;
    상기 제1 트랜지스터에 인접한 산화물 층을 형성하는 단계; 및
    상기 제1 방향에 대해 직교하는 방향으로 배향되는 제2 채널을 포함하며 상기 산화물 층에 인접한 상기 제2 트랜지스터를 형성하는 단계를 더 포함하는 방법.
  12. 제11항에 있어서,
    채널은 나노시트를 포함하고;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각각은 수직 게이트 올 어라운드(GAA) 디바이스인, 방법.
  13. 제8항에 있어서, 상기 집적 회로의 제2 셀 내에,
    각각의 트랜지스터가 제2 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제3 트랜지스터 쌍; 및
    각각의 트랜지스터가 제3 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제4 트랜지스터 쌍을 형성하는 단계를 더 포함하고, 상기 제3 트랜지스터 쌍 및 상기 제4 트랜지스터 쌍의 각각의 트랜지스터는 동일한 게이트 영역의 길이를 갖는, 방법.
  14. 제13항에 있어서, 상기 제2 셀보다 높이가 큰 상기 제1 셀을 형성하는 단계를 더 포함하는 방법.
  15. 컴퓨팅 시스템으로서,
    하나 이상의 태스크의 명령어 및 상기 하나 이상의 태스크에 의해 프로세싱될 소스 데이터를 저장하도록 구성된 메모리; 및
    상기 소스 데이터를 사용하여 상기 명령어를 실행하도록 구성된 집적 회로를 포함하며, 상기 집적 회로는:
    제1 셀을 포함하며, 상기 제1 셀은:
    각각의 트랜지스터에 의해 제1 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제1 트랜지스터 쌍; 및
    상이한 2개의 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제2 트랜지스터 쌍 - 상기 제2 트랜지스터 쌍의 제1 도핑 극성의 트랜지스터는 상기 제1 트랜지스터 쌍의 제2 도핑 극성의 트랜지스터보다 더 큰 게이트 영역의 길이를 가짐 - 을 포함하고;
    상기 집적 회로의 입력 노드에 인가되는 전위에 응답하여, 전류가 상기 입력 노드로부터 상기 제1 셀을 통해 상기 집적 회로의 출력 노드로 전달되는, 컴퓨팅 시스템.
  16. 제15항에 있어서, 상기 제1 트랜지스터 쌍 및 상기 제2 트랜지스터 쌍의 상기 제1 도핑 극성과 상이한 제2 도핑 극성의 트랜지스터들은 서로 물리적으로 연결된 게이트 영역을 갖는, 컴퓨팅 시스템.
  17. 제16항에 있어서, 상기 제1 트랜지스터 쌍 및 상기 제2 트랜지스터 쌍의 각각은 단일 트랜지스터의 규소 기판 상의 면적을 소모하는, 컴퓨팅 시스템.
  18. 제17항에 있어서, 상기 제1 트랜지스터 쌍은:
    제1 방향으로 배향된 제1 채널을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터에 인접한 산화물 층; 및
    상기 제1 방향에 대해 직교하는 방향으로 배향되는 제2 채널을 포함하며 상기 산화물 층에 인접한 제2 트랜지스터를 포함하는, 컴퓨팅 시스템.
  19. 제18항에 있어서,
    채널은 나노시트를 포함하고;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각각은 수직 게이트 올 어라운드(GAA) 디바이스인, 컴퓨팅 시스템.
  20. 제15항에 있어서, 제2 셀을 더 포함하며, 상기 제2 셀은:
    각각의 트랜지스터가 제2 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제3 트랜지스터 쌍; 및
    각각의 트랜지스터가 제3 입력 신호를 수신하도록 구성된 상이한 도핑 극성의 채널을 갖는 제4 트랜지스터 쌍을 포함하고, 상기 제3 트랜지스터 쌍 및 상기 제4 트랜지스터 쌍의 각각의 트랜지스터는 동일한 게이트 영역의 길이를 갖는, 컴퓨팅 시스템.
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