CN113380891A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了半导体器件及其制造方法。半导体器件具有半导体层和位于半导体层上的栅极结构。半导体器件具有设置在半导体层上的源极和漏极端，以及位于半导体层与源极和漏极端之间的二元氧化物层。

Description

半导体器件及其制造方法
技术领域
本申请的实施涉及半导体器件及其制造方法。
背景技术
半导体器件和电子组件在尺寸缩小上的发展使更多的器件和元件可以集成到一个给定的体积中，并且带来了半导体器件和/或电子组件的高集成密度。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：半导体层；栅极结构，设置在所述半导体层上；源极和漏极端，设置在所述半导体层上；以及二元氧化物层，设置在所述半导体层与所述源极和漏极端之间并接合所述半导体层与所述源极和漏极端。
本申请的另一些实施例提供了一种半导体器件，包括：半导体沟道层；栅极层，设置在所述半导体沟道层的上方；栅极介电层，设置在所述栅极层与所述半导体沟道层之间；源极和漏极，设置在所述半导体沟道层上；以及二元氧化物层，夹置在所述半导体沟道层与所述源极和漏极之间。
本申请的又一些实施例提供了一种制造半导体器件的方法，包括：形成半导体材料层并且在所述半导体材料层上形成二元氧化物材料层；将所述半导体材料层和所述二元材料层图案化为半导体层和二元氧化物层；在所述半导体层和所述二元氧化物层的上方形成栅极结构；在所述栅极结构和所述半导体层以及所述二元氧化物层的上方形成绝缘层；以及在所述二元氧化物层上形成源极和漏极端。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据行业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可任意增加或减少。
图1至图6是根据本发明的一些实施例的半导体器件的制造方法中的各个阶段的示意性截面图。
图7和图8是示出根据本发明的一些实施例的半导体器件的示意性截面图。
图9是示出根据本发明的一些实施例的结构的部分及其中的半导体器件的示意性截面图。
图10至图15是根据本发明的一些实施例的半导体器件的制造方法中的各个阶段的示意性截面图。
图16和图17是示出根据本发明的一些实施例的半导体器件的示意性截面图。
图18是示出根据本发明的一些实施例的半导体器件的示意性三维视图。
图19和图20是示出根据本发明的一些实施例的半导体器件的示意性截面图。
图21是示出根据本发明的一些实施例的半导体器件的示意性三维视图。
图22和图23是示出根据本发明的一些实施例的半导体器件的示意性截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或示例。下面描述元件、值、操作、材料、布置等的具体示例以简化本发明。当然，这些仅仅是示例，并非旨在限制。可以设想其它的部件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，为了便于描述，本文中可以使用诸如“第一”、“第二”、“第三”、“第四”等术语来描述相似或不同的元件或部件(如图所示)，并且可以根据存在顺序或说明文本来互换地使用。
应当理解，本发明的以下实施例提供了可以在各种具体文本中体现的适用构思。本文中讨论的具体实施例仅仅是说明性的，并且涉及包含多于一种半导体器件的集成结构，并且不旨在限制本发明的范围。本发明的实施例描述了以一个或多个半导体器件(诸如晶体管)形成的集成结构的示例性制造工艺以及由其制造的集成结构。本发明的某些实施例涉及包括半导体晶体管和其他半导体器件的结构。衬底和/或晶圆可以包括一种或多种集成电路或其中的电子组件。半导体器件可以形成在块状半导体衬底或绝缘体上硅/锗衬底上。实施例旨在提供进一步的解释而不是用来限制本发明的范围。
图1至图6是根据本发明的一些实施例的半导体器件的制造方法中的各个阶段的示意性截面图。图1至图6示出了集成结构的器件区域DR的示意性截面图。图9是示出根据本发明的一些实施例的结构的部分及其中的半导体器件的示意性截面图。
参考图1，在一些实施例中，提供了其中具有一个或多个连接结构102的衬底100。如图1所示，在一些实施例中，连接结构102(仅示出一个)形成在器件区域DR内的衬底100中。应当理解，连接结构102的数量可以多于一个，并且连接结构102的数量或配置不应受到本发明的示例性实施例或附图的限制。在图1至图6中，出于说明目的，仅示出了衬底100的器件区域DR的部分。在一些实施例中，衬底100还包括一个或多个有源组件(诸如晶体管、二极管、光电器件)和/或一个或多个无源组件(诸如电容器、电感器和电阻器)。参考图9，集成结构90包括衬底900和形成在衬底900上方的半导体器件960。在一些实施例中，衬底900与图1的衬底100基本相似。
参考图1和图9，在一些实施例中，衬底100或衬底900包括半导体衬底。在一实施例中，衬底100或900包括晶体硅衬底或掺杂的半导体衬底(例如，p型半导体衬底或n型半导体衬底)。在一些实施例中，根据设计要求，衬底100或900包括一个或多个掺杂区或多种掺杂区。在一些实施例中，掺杂区掺杂有p型和/或n型掺杂剂。例如，p型掺杂剂为硼或BF2，n型掺杂剂为磷或砷。掺杂区可以被配置用于n型金属氧化物半导体(MOS)晶体管或p型MOS(PMOS)晶体管。在一些可选的实施例中，衬底100或900包括由以下制成的半导体衬底：其他合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷砷化镓或磷化镓铟。
在一些实施例中，如图9所示，衬底900包括形成在半导体衬底901中的晶体管，诸如NMOS 902和PMOS 904。在一实施例中，NMOS 902和/或PMOS 904按照互补金属氧化物半导体(CMOS)工艺来形成。如图9所示，在一些实施例中，多于一个隔离结构906形成在半导体衬底901中。在一些实施例中，隔离结构906是沟槽隔离结构。在其他实施例中，隔离结构906包括硅的局部氧化(LOCOS)结构。在一些实施例中，隔离结构906的绝缘体材料包括氧化硅、氮化硅、氧氮化硅、旋涂介电材料或低k介电材料。在一实施例中，绝缘体材料可以通过诸如高密度等离子化学气相沉积(HDP-CVD)和亚大气压化学气相沉积(SACVD)的CVD来形成、或者旋涂来形成。在一些实施例中，诸如NMOS 902和PMOS 904的晶体管以及隔离结构906在前段制程(FEOL)工艺期间形成在衬底900中。
在一些实施例中，衬底900包括嵌在绝缘层910中的金属化结构908。如图9所示，绝缘层910和金属化结构908位于形成在半导体衬底901中的晶体管的上方。在一些实施例中，绝缘层910包括一个或多个介电层。在一些实施例中，绝缘层910的材料包括氧化硅、旋涂介电材料、低k介电材料或其组合。绝缘层910的形成包括例如通过化学气相沉积(CVD)或旋涂来执行一个或多个工艺。在一些实施例中，金属化结构908包括诸如金属线、通孔和接触塞的互连结构。在某些实施例中，金属化结构908的材料包括铝(Al)、铝合金、铜(Cu)、铜合金、钨(W)、或其组合。在示例性实施例中，诸如NMOS 902和PMOS 904的晶体管与金属化结构908电连接，并且晶体管中的一些进一步通过金属化结构908电互连。本文中示出的金属化结构908仅仅是为了说明的目的，金属化结构908可以包括其他结构，并且可以包括一个或多个通孔和/或镶嵌结构。
再次参考图1，在一些实施例中，嵌在衬底100中的连接结构102可以是衬底100中用于电连接和互连的金属化结构的部分，并且衬底100中的金属化结构类似于如图9所示的金属化结构908。在一实施例中，连接结构102包括导电通孔。在图1中，栅极材料层110毯式形成在覆盖连接结构的衬底100的上方。在一实施例中，栅极材料层110与连接结构102直接接触。在一些实施例中，栅极材料层110包括一个或多个金属材料层。在一些实施例中，栅极材料层110的形成包括选自以下中的一种或多种沉积工艺：化学气相沉积(CVD)(诸如等离子增强化学气相沉积(PECVD)和激光辅助CVD)、原子层沉积(ALD)、以及物理气相沉积(PVD)(诸如溅射和电子束蒸发)。在一些实施例中，栅极材料层110的形成包括镀工艺。在一些实施例中，栅极材料层110形成为具有约5nm至约100nm的厚度。在一些实施例中，栅极材料层110的材料包括铝(Al)、钛(Ti)、钨(W)、钽(Ta)、其氮化物、其组合和/或其合金。例如，栅极材料层110可以包括TiN、TaN、W/TiN、TiN/TiAl/TiN或TiN/TiAl/TaN的一个或多个堆叠层。
在图1中，在一些实施例中，栅极介电材料层120全局地形成在栅极材料层110的上方。在一些实施例中，栅极介电材料层120包括一个或多个高k介电材料，诸如ZrO2、Gd2O3、HfO2、BaTiO3、Al2O3、LaO2、TiO2、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、或其组合。在一些实施例中，栅极介电材料层120包括选自氧化铝、氧化铪、氧化钽和氧化锆中的一种或多种材料。在一些实施例中，栅极介电材料层120的形成包括选自以下中的一种或多种沉积工艺：CVD(诸如PECVD和激光辅助CVD)、ALD、以及PVD(诸如溅射和电子束蒸发)。在一些实施例中，栅极介电材料层120形成为具有约1nm至约20nm的厚度。在一些实施例中，栅极介电材料层120的材料包括氧化铝、氧化铪、或其组合。例如，栅极介电材料层120可以通过利用ALD沉积HfO2/Al2O3的复合层来形成。
在一些实施例中，在形成栅极介电材料层120后，半导体材料层130和二元氧化物材料层140依次形成在栅极介电材料层120的上方，以形成堆叠结构10。在一些实施例中，半导体材料层130和二元氧化物材料层140的材料包括金属氧化物材料。在一些实施例中，半导体材料层130和二元氧化物材料层140的形成包括选自如下中的一种或多种沉积工艺：CVD(诸如PECVD和激光辅助CVD)、ALD、以及PVD(诸如溅射、脉冲激光沉积(PLD)和电子束蒸发)。可选地，当半导体材料层130的形成包括CVD工艺或ALD工艺时，可能会包括退火工艺。在一些实施例中，半导体材料层130和二元氧化物材料层140在同一PVD工艺中或在同一反应工具内依次但连续地形成。在一些实施例中，通过使用同一沉积工艺，半导体材料层130毯式沉积在栅极介电材料层120的上方，然后二元氧化物材料层140作为覆盖层毯式形成在半导体材料层130的顶面的上方。在一实施例中，半导体材料层130形成为具有约1nm至约50nm的厚度，并且二元氧化物材料层140形成为厚度基本等于或小于约5nm。在一些实施例中，半导体材料层130的厚度大于二元氧化物材料层140的厚度。在一些实施例中，半导体材料层130的材料包括铟镓锌氧化物(IGZO)、或相似的导电氧化物半导体材料(诸如氧化铟锡(ITO)、氧化铟钨(IWO)、氧化铟锌(IZO)或氧化锌锡(ZTO)或其组合。在一些实施例中，二元氧化物材料层140的材料包括氧化镓、氧化铟、氧化锌、氧化钛、氧化铝、其混合物、或其组合。在一些实施例中，二元氧化物材料层140的材料包括氧化镓(诸如Ga2O3)、氧化铟(诸如In2O3)、氧化锌、其混合物、或其组合。在一实施例中，在同一PVD工艺中依次且连续地形成半导体材料层130和二元氧化物材料层140，并且半导体材料层130由IGZO制成，然后二元氧化物层是通过调整用于形成IGZO的反应物的化学计量、由选自氧化镓、氧化铟和氧化锌中的一种或多种来形成。在其它实施例中，半导体材料层130通过ALD工艺来沉积，二元氧化物材料层140也通过ALD工艺来形成，并且ALD工艺中使用的反应物可以调整或改变。在一些实施例中，二元氧化物材料层140的材料包括氧化钛和/或氧化铝。例如，二元氧化物材料层140(诸如氧化钛)的形成可能在半导体材料层130(诸如IGZO或其他合适的材料)中产生更多的氧空位。
在上述的实施例中，通过同一形成工艺，半导体材料层130和二元氧化物材料层140可以用相似的反应物以不同的化学计量比来形成，并且变化区(组分梯度区)可以在半导体材料层130与二元氧化物材料层140之间的界面处形成。
参考图1和图2，在一些实施例中，对栅极材料层110、栅极介电材料层120、半导体材料层130以及二元氧化物材料层140的堆叠结构10执行图案化工艺，使堆叠结构10图案化以形成堆叠结构12，其具有按从底部到顶部的顺序堆叠的栅极层111、栅极介电层121、半导体层131以及二元氧化物层141。在一些实施例中，栅极材料层110、栅极介电材料层120、半导体材料层130以及二元氧化物材料层140的堆叠结构10在一个连续的图案化工艺中被图案化成堆叠结构12。在一些实施例中，通过多个图案化工艺依次图案化栅极材料层110、栅极介电材料层120、半导体材料层130以及二元氧化物材料层140。如图2所示，在示例性实施例中，图案化的堆叠结构12设置在连接结构102上，暴露出衬底100。图2中的堆叠结构12的侧壁可以被示为在垂直方向上对齐或共面，并且堆叠结构12可以被示为图案化成基本上相同的图案设计或结构。但应当理解，根据产品设计，堆叠结构12的各个层可以具有不同的图案或结构。在一些实施例中，堆叠结构12的图案化和形成包括执行光刻工艺和各向异性蚀刻工艺。在一些实施例中，光刻胶图案(未示出)可以用作蚀刻掩模，从而堆叠结构10的被光刻胶图案暴露的部分在蚀刻工艺期间被除去，然后光刻胶图案通过剥离工艺被除去。
参考图3，层间介电(ILD)层150毯式形成在衬底100的上方并且完全覆盖堆叠结构12。在一些实施例中，ILD层150的材料包括氧化硅、氮化硅、氧氮化硅、或一种或多种低k介电材料。低k介电材料的实例包括硅酸盐玻璃(诸如氟硅玻璃(FSG)、磷硅玻璃(PSG)和硼磷硅玻璃(BPSG))、BLACK
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氢倍半硅氧烷(HSQ)、氟氧化硅(SiOF)、非晶氟化碳、聚对二甲苯、BCB(苯并环丁烯)、或其组合。应当理解，ILD层150可以包括一种或多种介电材料或一个或多个介电层。在一些实施例中，ILD层150通过CVD(诸如可流动CVD(FCVD)、PECVD、高密度等离子CVD(HDPCVD)、亚大气压CVD(SACVD)和低压CVD(LPCVD))、旋涂或其他合适的方法形成到合适的厚度。例如，可以通过PECVD形成层间介电材料(未示出)以覆盖暴露的衬底100以及具有栅极层111、栅极介电层121、半导体层131和二元氧化物层141的堆叠结构12。可选地，可以执行蚀刻或抛光工艺以减小层间介电材料的厚度，直至达到期望的厚度为止，以形成ILD层150。
在图4中，在ILD层150中形成暴露二元氧化物层141的接触开口155。在一些实施例中，接触开口155的形成包括在ILD层150的上方形成图案化的掩模层(未示出)，使用图案化的掩模层作为掩模来对ILD层150执行各向异性蚀刻以形成暴露二元氧化物层141的接触开口155。如图4所示，接触开口155被示为具有基本垂直的侧壁。应当理解，如果可行，接触开口可以形成有倾斜的侧壁。
其后，在图5中，接触端160形成在接触开口155中。在一些实施例中，阻挡层162沉积在接触开口155的上方并且共形地覆盖接触开口155的侧壁和底部。在一些实施例中，晶种层164形成在接触开口155的上方以及在阻挡层162上。在一些实施例中，阻挡层162在形成晶种层164之前形成，以防止晶种层164的材料的向外扩散。在形成晶种层164以覆盖接触开口155的侧壁和底部之后，金属接触件166然后形成在接触开口155内的晶种层164上并且填充接触开口155。
在一些实施例中，阻挡材料(未示出)和晶种材料依次形成在接触开口155的上方并且共形地覆盖接触开口155的暴露表面，然后金属材料(未示出)被填充到接触开口155中，以形成金属接触件166。阻挡材料、晶种材料以及金属材料可以各自包括选自例如钨(W)、钌(Ru)、钼(Mo)、钽(Ta)、钛(Ti)、其合金、以及其氮化物中的一种或多种材料。在一些实施例中，阻挡材料通过CVD或PVD来形成。在一些实施例中，晶种材料通过CVD或PVD来形成。在一些实施例中，金属材料通过CVD或PVD来形成。在可选的实施例中，金属材料的形成可以包括执行镀工艺(诸如电化学镀(ECP))。在一些实施例中，阻挡材料包括通过金属有机CVD(MOCVD)工艺形成的氮化钛(TiN)，晶种材料包括通过CVD形成的钨，金属材料包括通过CVD工艺(尤其是钨CVD工艺)形成的钨。例如，金属接触件166包括钨接触件，阻挡层162包括氮化钛阻挡层。
在一些实施例中，额外的阻挡材料、额外的晶种材料以及额外的金属材料可以通过执行平坦化工艺、蚀刻工艺或其他合适的工艺来除去。在一些实施例中，平坦化工艺可以包括执行化学机械抛光(CMP)工艺。在一些实施例中，阻挡层162、晶种层164以及金属接触件166构成接触端160。如图5所示，ILD层150的顶面150t与接触端160的顶面160t基本齐平。在一些实施例中，接触端160用作晶体管的源极和漏极端。在图5中，获得了晶体管结构50。晶体管结构50包括：堆叠结构12，具有从底部到顶部依次堆叠的栅极层111、栅极介电层121、半导体层131和二元氧化物层141；以及位于堆叠结构12上的接触端子160。半导体层131用作沟道层，并且位于接触端160与半导体层131之间的二元氧化物层141有助于降低源极和漏极端的接触电阻。在一些实施例中，晶体管结构50是底栅晶体管结构或背栅晶体管结构。
参考图6，在一些实施例中，互连结构170形成在ILD层150上以及接触端160的上方，并且形成半导体器件结构60。在一实施例中，互连结构170与接触端160直接接触并且与晶体管结构50的接触端160电连接，使晶体管结构50进一步电连接到其他组件或器件。在一些实施例中，互连结构170包括形成在第一衬垫层174上的第一金属线172以及被第二衬垫层178围绕的第一金属通孔176。在一些实施例中，第一衬垫材料(未示出)直接形成在ILD层150上以及接触端160的顶面160t上，第一金属层(未示出)形成在第一衬垫材料上，然后使用光刻和蚀刻技术将第一衬垫材料和第一金属层图案化成第一金属线172和第一衬垫层174。第一衬垫材料可以通过例如PVD(诸如溅射)或CVD等来形成。在一些实施例中，第一衬垫材料包括例如钽、氮化钽、钛、氮化钛、钨、氮化钨、其组合、或其他合适的材料。在一些实施例中，第一衬垫层174可以防止第一金属线172的材料的向外扩散和/或改善第一金属线172的粘合性。在一些实施例中，第一金属层可以通过执行镀工艺(诸如电化学镀(ECP)或化学镀、PVD工艺或CVD工艺来形成。在一些实施例中，第一金属层包括例如铜、铜铝合金、钽、钛、钨、其合金、或其它合适的金属材料。
在一些实施例中，如图6所示，第一金属线172与接触端160直接接触并且电连接。例如，第一金属线172可以包括铜或铜合金，并且可以通过执行PVD工艺和CVD工艺来形成。在一实施例中，可以根据设计要求来调整第一金属线172的厚度。如图6所示，在一些实施例中，另一ILD层180形成在ILD层150和第一金属线172的上方。ILD层180的材料和形成方法可以类似于ILD层150的材料和形成方法，并且为了简单起见，在本文中省略其详细说明。之后，在ILD层180中形成通孔开口V以部分地暴露下面的第一金属线172。用于形成通孔开口V的方法类似于用于形成接触开口155的方法。如图6所示，通孔开口V被示为具有倾斜的侧壁。应当理解，如果可行，通孔开口可以形成有基本垂直的侧壁。
在一些实施例中，在图6中，第二衬垫层178形成在通孔开口V中，覆盖通孔开口V的侧壁和底部，然后第一金属通孔176形成在第二衬垫层178上以及通孔开口V内。在一些实施例中，第二衬垫材料(未示出)形成在通孔开口V的上方并且共形地覆盖通孔开口V的暴露表面，然后第二金属层(未示出)形成在ILD层180的上方并且填充到开口V中。第二衬垫层178的形成方法和材料类似于第一衬垫层174的形成方法和材料。第一金属通孔176的形成方法和材料类似于第一金属线172的形成方法和材料。为了简单起见，本文中省略详细说明。但应当理解，第一金属线172的材料可以不同于第一金属通孔176的材料，并且第一衬垫层174的材料可以不同于第二衬垫层178的材料。
图6所示的互连结构170的金属线和/或金属通孔的数量和结构仅仅是为了说明，在一些可选的实施例中，可以根据实际的设计要求来形成多于2的金属线或金属通孔。而且，可以形成多层级互连结构以执行电连接和互连。
半导体器件结构60示出了集成电路或其部分。在一些实施例中，半导体器件结构60包括有源器件，诸如氧化物半导体薄膜晶体管、高电压晶体管和/或其他合适的组件。在一些实施例中，半导体器件结构60还包括无源组件，诸如电阻器、电容器、电感器和/或熔丝。在一些实施例中，可以在图1至图6所述的工艺步骤之前、期间和之后提供附加的步骤，并且针对本方法的附加实施例，上述步骤中的一些可以被替换或删除。
在所示的实施例中，描述的方法和结构可以被形成为与现在的半导体制造工艺兼容。在示例性实施例中，所描述的方法和结构是在后段制程(BEOL)过程中形成。在一些实施例中，所描述的方法和结构可以在中道工序过程中形成。在一实施例中，晶体管结构50包括IGZO薄膜晶体管。
在示例性实施例中，在沟道层(例如半导体层)与源极和漏极端之间形成二元氧化物层会在沟道层的接触区域下的沟道层中产生更多的氧空位和更高的掺杂、以及在沟道层与源极和漏极端之间产生更低的接触电阻。总体而言，半导体器件的性能得到增强。
在上述实施例中，通过相同的沉积工艺，二元氧化物层和半导体沟道层可以以自对准的方式形成在同一腔室内，并且可以适当地控制在半导体层表面上方形成为覆盖层的二元氧化物层。在一些实施例中，形成在半导体层上方的二元氧化物覆盖层调整半导体层的表面特性并降低半导体层与源极和漏极端之间的接触电阻。
图7是示出根据本发明的一些实施例的半导体器件的示意性截面图。图7所示的示例性结构可以按照前面图1至图6所示的实施例中描述的工艺步骤来制造，但应当理解，可以利用任何其他兼容的工艺步骤或方法，并且可以执行可理解的修改或调整以形成本发明的示例性结构。参考图7，在一些实施例中，半导体器件结构70包括从底部到顶部依次堆叠的栅极层710、栅极介电层720、半导体层730以及二元氧化物层740的堆叠结构。在一些实施例中，半导体器件结构70包括直接位于堆叠结构的二元氧化物层740上的源极端760A和漏极端760B。在一些实施例中，源极端760A和漏极端760B通过位于其间的层间介电(ILD)层750相互分离。在一些实施例中，源极端760A包括阻挡层762A，漏极端760B也包括阻挡层762B。在一些实施例中，二元氧化物层740在半导体层730的顶面730t上延伸，并且二元氧化物层直接接触源极端760A和漏极端760B。在一些实施例中，夹置在源极端760A与漏极端760B之间的ILD层750直接位于二元氧化物层740上。在图7中，二元氧化物层740夹置在半导体层730和顶面730t与源极端760A和漏极端760B的底面760p之间，并且夹置在半导体层730的顶面730t与ILD层750的底面750b之间。在前面的实施例中描述了各个层或组件的适用材料，在此将不作赘述。
图8是示出根据本发明的一些实施例的半导体器件的示意性截面图。图8所示的结构类似但不同于图7所示的结构，主要的结构差异在于二元氧化物层840在半导体器件结构80中的位置，如图8所示。参考图8，在一些实施例中，半导体器件结构80包括从底部到顶部依次堆叠的栅极层810、栅极介电层820以及半导体层830的堆叠结构。在一些实施例中，该结构80包括位于堆叠结构的半导体层830上的源极端860A和漏极端860B。在一些实施例中，源极端860A和漏极端860B通过层间介电(ILD)层850相互分离。在图8中，源极端860A和漏极端860B各自被二元氧化物层840围绕。在一些实施例中，源极端860A或漏极端860B被二元氧化物层840围绕，并且二元氧化物层840覆盖源极端860A和漏极端860B的侧壁和底面。在一些实施例中，源极端860A和漏极端860B通过二元氧化物层840与下面的半导体层830和ILD层850隔离。在一些实施例中，二元氧化物层840仅位于源极和漏极端860A、860B的正下方以及半导体层830与源极和漏极端860A、860B之间，并且位于其间的ILD层850与半导体层830直接接触。在图8中，源极端860A包括阻挡层862A，漏极端860B也包括阻挡层862B。图8所示的示例性结构可以按照前面实施例中描述的类似工艺步骤来制造，如图1至图6所示。但是，在一些实施例中，在形成通孔开口之后，可以在形成阻挡层862A、862B之前在通孔开口V内形成二元氧化物层840。在一些实施例中，二元氧化物层840通过选自CVD、ALD和PVD中的至少一种沉积工艺沉积在通孔开口中，并且二元氧化物层840共形地覆盖通孔开口的暴露表面。在一些实施例中，半导体层830的形成和二元氧化物层840的形成可以通过不同的沉积工艺。
在示例性实施例中，在沟道层(例如半导体层)与源极和漏极端之间形成二元氧化物层会减小沟道层与源极和漏极端之间的接触电阻。因此，提高了半导体器件的性能。
图10至图15是根据本发明的一些实施例的半导体器件的制造方法中的各个阶段的示意性截面图。
参考图10，在一些实施例中，提供了衬底300。在图10至图15中，出于说明目的仅示出了衬底300的器件区域DR的部分。在一些实施例中，衬底300类似于前面实施例中的衬底100、900，并且衬底300可以包括一个或多个有源组件(诸如晶体管、二极管、光电器件)和/或一个或多个无源组件(诸如电容器、电感器和电阻器)。在一些实施例中，如图10所示，半导体材料层330和二元氧化物材料层340依次形成在衬底300的上方。在一实施例中，半导体材料层330形成为具有约1nm至约50nm的厚度，并且二元氧化物材料层340形成为厚度基本等于或小于约5nm。在一些实施例中，半导体材料层330的厚度大于二元氧化物材料层340的厚度。
在一些实施例中，半导体材料层330的材料包括铟镓锌氧化物(IGZO)、或相似的导电氧化物半导体材料(诸如氧化铟锡(ITO)、氧化铟钨(IWO)、氧化铟锌(IZO)或氧化锌锡(ZTO)或其组合。在一些实施例中，二元氧化物材料层340的材料包括氧化镓、氧化铟、氧化锌、其混合物、或其组合。在一些实施例中，半导体材料层330和二元氧化物材料层340的形成包括选自CVD、ALD和PVD中的一种或多种沉积工艺。在一实施例中，半导体材料层330和二元氧化物材料层340依次且连续地形成在同一PVD工艺中，半导体材料层330由IGZO制成，然后二元氧化物层340是通过调整用于形成IGZO的反应物的化学计量、由选自氧化镓、氧化铟和氧化锌中的一种或多种来形成。在一些实施例中，二元氧化物材料层340的材料包括氧化钛和/或氧化铝。
在一些实施例中，通过使用同一沉积工艺，半导体材料层330毯式沉积在衬底300的上方，然后二元氧化物材料层340作为覆盖层毯式形成在半导体材料层330的顶面的上方。在一些实施例中，通过同一形成工艺，半导体材料层330和二元氧化物材料层340可以用相似的反应物以不同的化学计量比来形成，并且变化区(组分梯度区)可以在半导体材料层330与二元氧化物材料层340之间的界面处形成。
参考图10和图11，在一些实施例中，半导体材料层330和二元氧化物材料层340被图案化以在衬底300上形成半导体层331和二元氧化物层341，并且有源区域AR是通过图案化工艺来限定。之后，隔离结构305形成在非有源区域NAR中以执行隔离，非有源区域NAR围绕有源区域AR。如图11所示，在一些实施例中，多个隔离结构305形成在衬底300上。在一些实施例中，隔离结构305是沟槽隔离结构，并且隔离结构305的绝缘体材料包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料、或低k介电材料。
参考图11，在二元氧化物层341上形成栅极介电层321和栅极层311。在一些实施例中，栅极介电材料层(未示出)和栅极材料层(未示出)依次形成在二元氧化物层341和隔离结构305的上方，然后通过光刻和蚀刻工艺被图案化成栅极介电层321和栅极层311的堆叠。如图11所示，在示例性实施例中，栅极介电层321和栅极层311的堆叠结构310布置在半导体层331和二元氧化物层341的堆叠结构上。在一些实施例中，栅极介电层321和栅极层311的堆叠结构部分地覆盖下面的半导体层331和二元氧化物层341的堆叠结构，暴露出半导体层331和二元氧化物层341的堆叠结构的部分。在一些实施例中，半导体层331和二元氧化物层341的堆叠结构位于有源区域AR内，并且栅极介电层321和栅极层311的栅极结构310位于有源区域AR内。图11中的栅极介电层321和栅极层311的堆叠结构的侧壁可以示为在垂直方向上对齐或共面，并且栅极介电层321和栅极层311的堆叠结构以及半导体层331和二元氧化物层341的堆叠结构可以示为被图案化成基本上不同的图案设计或结构。但应当理解，根据产品设计的不同，堆叠结构的各个层可以具有不同的图案或结构。
在图12中，在衬底300的上方形成ILD层350，覆盖栅极介电层321和栅极层311的堆叠结构、暴露的二元氧化物层341以及隔离结构305。ILD层350的材料和形成方法类似于以上段落中描述的ILD层的材料和形成方法，并且为了简单起见，在此省略细节。
参考图13，在ILD层350中形成接触开口355，以分别暴露二元氧化物层341和栅极层311的部分。如图13所示，接触开口355被示为具有基本垂直的侧壁。应当理解，如果可行，接触开口可以形成有倾斜的侧壁。
其后，在图14中，在接触开口355中形成接触端360。在一些实施例中，接触端360分别连接到栅极层311和二元氧化物层341。在一些实施例中，阻挡层362沉积在接触开口355的上方，并且共形地覆盖接触开口355的侧壁和底部。用于形成接触端160的类似的材料和形成方法可以用于形成接触端360，并且接触端360可以形成有晶种层和/或粘合层，但为了简单起见，在此省略细节。
参考图14，在一些实施例中，将获得晶体管结构30，并且接触端360用作晶体管的源极和漏极端。在图14中，晶体管结构30包括具有堆叠在栅极介电层321上的栅极层311的栅极结构310、堆叠在半导体层331上的二元氧化物层341的堆叠结构、以及位于栅极结构310上和二元氧化物层341上的接触端360。半导体层331用作沟道层，并且位于接触端360与半导体层331之间的二元氧化物层341有助于降低源极和漏极端的接触电阻。在一些实施例中，晶体管结构30是顶栅晶体管结构或前栅晶体管结构。
参考图15，在一些实施例中，在ILD层350上形成互连结构370和另一ILD层380，并且形成半导体器件结构40。在一些实施例中，互连结构370形成在接触端360上且与其直接接触，并且与晶体管结构30的接触端360电连接，从而晶体管结构30进一步电连接到其他组件或器件。在一些实施例中，互连结构370包括金属线372和连接到金属线372的金属通孔376。用于形成互连结构170的类似的材料和形成方法可以用于形成互连结构370，并且互连结构370可以形成有衬垫层、晶种层和/或阻挡层/粘合层，并且可以形成多层级的互连结构以用于电连接和互连。
虽然该方法的步骤被示出并描述为一系列动作或事件，但应当理解，所示的这样的动作或事件的顺序不应以限制性的意义来解释。此外，并非所有示出的工艺或步骤都是实施本发明的一个或多个实施例所要求的。
图16是示出根据本发明的一些实施例的半导体器件的示意性截面图。参考图16，在一些实施例中，半导体器件结构42包括栅极层1610和栅极介电层1620的栅极结构1600，其堆叠在二元氧化物层1640和半导体层1630的堆叠结构上(从顶部到底部)。在一些实施例中，半导体器件结构42包括直接位于二元氧化物层1640上的源极端1660A和漏极端1660B。在一些实施例中，源极端1660A和漏极端1660B位于栅极结构1600的两个相对侧，并且通过位于其间的层间介电(ILD)层1650与栅极结构1600分离。在一些实施例中，源极端1660A和漏极端1660B可以进一步包括晶种层(一个或多个)和/或粘合/阻挡层(一个或多个)。在一些实施例中，二元氧化物层1640在半导体层1630的顶面1630t上和上方延伸，并且二元氧化物层1640与源极端1660A和漏极端1660B直接接触。在一些实施例中，夹置在源极端1660A与漏极端1660B之间的ILD层1650直接位于二元氧化物层1640上。在图16中，二元氧化物层1640夹置在半导体层1630的顶面1630t与源极和漏极端1660A、1660B的底面1660p之间，并且夹置在半导体层1630的顶面1630t与栅极介电层1620的底面之间。
图17是示出根据本发明的一些实施例的半导体器件的示意性截面图。图17所示的结构类似但不同于图16所示的结构，主要的结构差异在于二元氧化物层1740在半导体器件结构44中的位置，如图17所示。参考图17，在一些实施例中，半导体器件结构44包括堆叠在半导体层1730上的栅极层1710和栅极介电层1720的栅极结构1700。在一些实施例中，该结构44包括位于半导体层1730上的源极端1760A和漏极端1760B，且二元氧化物层1740位于其间。在一些实施例中，源极端1760A和漏极端1760B位于栅极结构1700的两个相对侧，并且通过层间介电(ILD)层1750与栅极结构1700分离。在图17中，源极端1760A和漏极端1760B各自被二元氧化物层1740围绕。在一些实施例中，源极端1760A或漏极端1760B被二元氧化物层1740围绕，并且二元氧化物层1740覆盖源极端1760A和漏极端1760B的侧壁1760s和底面1760p。在一些实施例中，源极端1760A和漏极端1760B通过二元氧化物层1740与下面的半导体层1730和ILD层1750隔离。在一些实施例中，ILD层1750和栅极介电层1720与半导体层1730直接接触。在图17中，二元氧化物层1740夹置在半导体层1730的顶面1730t与源极和漏极端1760A、1760B的相应的底面之间。
图18是示出根据本发明的一些实施例的半导体器件的示意性三维视图。图19和图20是分别沿着线A-A’和线B-B’的、示出根据本发明的一些实施例的图18的半导体器件的示意性截面图。
参考图18，在一些实施例中，半导体器件结构46包括半导体层1830以及位于半导体层1830上和周围的二元氧化物层1840。从图18、图19和图20可以看出，二元氧化物层1840不仅围绕和覆盖半导体层1830的顶面1830t，而且还围绕和覆盖半导体层1830的两个相对的侧面1830s。即，二元氧化物层1840覆盖了半导体层1830的至少三侧。参考图18和图19，栅极层1810和栅极介电层1820的栅极结构1800布置在二元氧化物层1840和半导体层1830的堆叠结构的顶侧和两个相对侧。参考图18，在一些实施例中，栅极结构1800的形状可以像倒U形，包裹着二元氧化物层1840和半导体层1830。在一些实施例中，半导体器件结构46包括直接位于二元氧化物层1840上的源极和漏极端1860，并且源极和漏极端1860各自的形状可以像包裹着二元氧化物层1840和半导体层1830的倒U形。在一些实施例中，源极和漏极端1860位于栅极结构1800的两个相对侧，并且通过位于其间的层间介电(ILD)层(未示出)与栅极结构1800分离。在图18、图19和图20中，为了简单起见，未示出ILD层。在一些实施例中，源极和漏极端1860可以进一步包括晶种层(一个或多个)和/或粘合/阻挡层(一个或多个)。在一些实施例中，二元氧化物层1840直接接触源极和漏极端1860并且直接接触栅极介电层1820。即，二元氧化物层1840夹置在半导体层1830与栅极结构1800与源极和漏极端1860。在一些实施例中，半导体器件结构46包括双栅晶体管结构。
图21是示出根据本发明的一些实施例的半导体器件的示意性三维视图。图22和图23是分别沿着线A-A’和线B-B’的、示出根据本发明的一些实施例的图21的半导体器件的示意性截面图。
图21所示的结构类似但不同于图18所示的结构，主要的结构差异在于二元氧化物层2040在半导体器件结构48中的位置，如图21所示。参考图21和图22，在一些实施例中，半导体器件结构48包括堆叠在半导体层2030上的栅极层2010和栅极介电层2020的栅极结构2000。在一些实施例中，如图21所示，栅极结构2000设置在半导体层2030的顶侧和两个相对侧上和周围。根据图21，栅极结构2000的形状可以像包裹着半导体层2030的倒U形。在一些实施例中，该结构48包括位于半导体层2030上的源极和漏极端2060，且二元氧化物层2040位于其间。在一些实施例中，源极和漏极端2060位于栅极结构2000的两个相对侧，并且通过层间介电(ILD)层(未示出)与栅极结构2000分离。在图21、图22和图23中，为了简单起见，未示出ILD层。在一些实施例中，源极和漏极端2060各自的形状可以像包裹着半导体层2030的倒U形。在图21、图22和图23中，源极和漏极端2060被二元氧化物层2040围绕。在一些实施例中，源极端或漏极端2060被二元氧化物层2040包封并且围绕，并且二元氧化物层2040覆盖源极和漏极端2060的侧壁和底面，而未覆盖源极和漏极端2060的顶面2060t。在一些实施例中，源极和漏极端2060通过二元氧化物层2040与半导体层2030隔离。在一些实施例中，栅极介电层2020与半导体层2030直接接触。在图23中，二元氧化物层2040夹置在半导体层2030与源极和漏极端2060之间。
在示例性实施例中，在沟道层(例如半导体层)与源极和漏极端之间形成二元氧化物层会降低沟道层与源极和漏极端之间的接触电阻。总体而言，半导体器件的性能得到增强。
在实施例中，二元氧化物层和半导体沟道层可以以自对准的方式形成在同一腔室内，并且可以适当地控制在半导体层整个外表面上方形成为覆盖层的二元氧化物层。在一些实施例中，形成在半导体层上方的二元氧化物覆盖层调整半导体层的表面特性并降低半导体层与源极和漏极端之间的接触电阻。
在其它实施例中，二元氧化物层和半导体沟道层可以分开形成，二元氧化物层形成在源极和漏极端的接触表面与半导体层之间，从而可以降低半导体层与源极和漏极端之间的接触电阻。
在本发明的一些实施例中，描述了半导体器件。半导体器件具有半导体层和位于半导体层上的栅极结构。半导体器件具有设置在半导体层上的源极和漏极端，以及设置在半导体层与源极和漏极端之间并且接合半导体层与源极和漏极端的二元氧化物层。
在一些实施例中，所述栅极结构位于所述半导体层的第一侧，而所述源极和漏极端位于所述半导体层的与所述第一侧相对的第二侧。在一些实施例中，所述二元氧化物层在所述半导体层的顶面上延伸，并且所述源极和漏极端与所述二元氧化物层接触。在一些实施例中，所述二元氧化物层围绕所述源极和漏极端并且接触所述源极和漏极端的底面和侧壁。在一些实施例中，所述栅极结构以及所述源极和漏极端位于所述半导体层的同一侧，并且所述源极和漏极端位于所述栅极结构的两个相对侧。在一些实施例中，所述二元氧化物层在所述半导体层的顶面上延伸，并且所述源极和漏极端与所述二元氧化物层接触。在一些实施例中，所述二元氧化物层围绕所述源极和漏极端并且接触所述源极和漏极端的底面和侧壁。在一些实施例中，所述源极和漏极端位于所述栅极结构的两个相对侧，并且所述栅极结构以及所述源极和漏极端围绕所述半导体层。在一些实施例中，所述二元氧化物层在所述半导体层的三侧的上方延伸，并且所述源极和漏极端与所述二元氧化物层接触。在一些实施例中，所述二元氧化物层包裹并接触所述源极和漏极端的底面和侧壁，并且暴露所述源极和漏极端的顶面。
在本发明的一些实施例中，描述了半导体器件。该半导体器件具有半导体沟道层、设置在半导体沟道层上方的栅极层、以及设置在栅极层与半导体沟道层之间的栅极介电层。该半导体器件具有设置在半导体沟道层上的源极和漏极、以及设置在半导体沟道层与源极之间和半导体沟道层与漏极之间的二元氧化物层。
在一些实施例中，所述二元氧化物层的材料包括氧化镓、氧化铟、氧化锌、氧化钛、氧化铝、其混合物、或其组合。在一些实施例中，所述二元氧化物层在所述半导体沟道层的顶面上延伸。在一些实施例中，所述二元氧化物层围绕所述源极和漏极并且接触所述源极和漏极的底面和侧壁。在一些实施例中，所述二元氧化物层在所述半导体沟道层的三侧的上方延伸并与其接触。
在本发明的一些实施例中，描述了用于形成半导体器件的方法。形成半导体材料层并且在半导体材料层上形成二元氧化物材料层。将半导体材料层和二元材料层图案化成半导体层和二元氧化物层。在半导体层和二元氧化物层的上方形成栅极结构。在栅极结构、半导体层以及二元氧化物层的上方形成绝缘层。在二元氧化物层上形成源极和漏极端。
在一些实施例中，方法还包括在形成所述源极和漏极端之前在所述绝缘层中形成暴露所述二元氧化物层的接触开口。在一些实施例中，所述半导体材料层和所述二元氧化物层在同一沉积工艺中连续地形成。在一些实施例中，所述二元氧化物材料层毯式形成在所述半导体材料层的上方，并且所述二元氧化物材料层覆盖所述半导体材料层的顶面。在一些实施例中，所述二元氧化物材料层毯式形成在所述半导体材料层的上方，并且所述二元氧化物材料层覆盖所述半导体材料层的顶面和两个相对的侧壁。
以上概述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应当理解，他们能够容易地使用本公开作为基础来设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这种等效结构不脱离本公开的精神和范围，并且它们可以在不脱离本公开的精神和范围的情况下在此作出多种改变、替换和更改。

Claims (10)

1.一种半导体器件，包括：
半导体层；
栅极结构，设置在所述半导体层上；
源极和漏极端，设置在所述半导体层上；以及
二元氧化物层，设置在所述半导体层与所述源极和漏极端之间并接合所述半导体层与所述源极和漏极端。
2.根据权利要求1所述的半导体器件，其中，所述栅极结构位于所述半导体层的第一侧，而所述源极和漏极端位于所述半导体层的与所述第一侧相对的第二侧。
3.根据权利要求2所述的半导体器件，其中，所述二元氧化物层在所述半导体层的顶面上延伸，并且所述源极和漏极端与所述二元氧化物层接触。
4.根据权利要求2所述的半导体器件，其中，所述二元氧化物层围绕所述源极和漏极端并且接触所述源极和漏极端的底面和侧壁。
5.根据权利要求1所述的半导体器件，其中，所述栅极结构以及所述源极和漏极端位于所述半导体层的同一侧，并且所述源极和漏极端位于所述栅极结构的两个相对侧。
6.根据权利要求5所述的半导体器件，其中，所述二元氧化物层在所述半导体层的顶面上延伸，并且所述源极和漏极端与所述二元氧化物层接触。
7.根据权利要求5所述的半导体器件，其中，所述二元氧化物层围绕所述源极和漏极端并且接触所述源极和漏极端的底面和侧壁。
8.根据权利要求1所述的半导体器件，其中，所述源极和漏极端位于所述栅极结构的两个相对侧，并且所述栅极结构以及所述源极和漏极端围绕所述半导体层。
9.一种半导体器件，包括：
半导体沟道层；
栅极层，设置在所述半导体沟道层的上方；
栅极介电层，设置在所述栅极层与所述半导体沟道层之间；
源极和漏极，设置在所述半导体沟道层上；以及
二元氧化物层，夹置在所述半导体沟道层与所述源极和漏极之间。
10.一种制造半导体器件的方法，包括：
形成半导体材料层并且在所述半导体材料层上形成二元氧化物材料层；
将所述半导体材料层和所述二元材料层图案化为半导体层和二元氧化物层；
在所述半导体层和所述二元氧化物层的上方形成栅极结构；
在所述栅极结构和所述半导体层以及所述二元氧化物层的上方形成绝缘层；以及
在所述二元氧化物层上形成源极和漏极端。
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