TW201926552A - 半導體結構和形成半導體裝置的方法 - Google Patents

半導體結構和形成半導體裝置的方法 Download PDF

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Abstract

本發明實施例係有關於一種半導體結構，包括具有頂表面的基底以及形成在基底的頂表面的第一和第二裝置。半導體結構也包括在基底中以及第一和第二裝置之間形成的深隔離結構。深隔離結構包括在頂表面形成的頂部並具有頂部寬度，以及底表面具有底部寬度大於頂部寬度。

Description

半導體結構和形成半導體裝置的方法
本發明實施例係有關於一種半導體結構及其製造方法，且特別有關於半導體裝置之深隔離溝槽結構及其製造方法。
半導體積體電路(IC)行業經歷了指數級增長。積體電路材料和設計上的技術演進已經生產出好幾代積體電路，其中每一代都具有比上一代更小且更複雜的電路。在積體電路演變過程中，通常增加了功能密度(例如：每晶片面積的互連裝置數量)，而幾何尺寸(例如：可使用製造製程所產生的最小裝置或線)則減小。這種微縮化過程通常透過提高生產效率和降低相關成本來提供效益。
本發明實施例包括一種半導體結構。上述半導體結構包括：具有頂表面的基底；在基底頂表面形成的第一裝置和第二裝置；在基底中以及第一裝置和第二裝置之間形成的深隔離結構；其中上述深隔離結構包括：形成在頂表面並具有頂部寬度的頂部；底表面具有底部寬度，且其大於頂部寬度。
本發明實施例亦包括一種半導體結構。上述半導 體結構包括：基底；在基底上形成的第一介電層；在第一介電層上形成的第二介電層；在裝置層上形成的第一半導體裝置和第二半導體裝置；在基底及第一介電層和第二介電層中形成的多個隔離結構；其中上述隔離結構包括：在第二介電層之頂表面處量測的頂部寬度；在隔離結構之底表面處所量測的底部寬度；其中頂部寬度小於底部寬度。
本發明實施例亦包括一種形成半導體裝置之方法。上述方法包括：提供基底；在基底上形成第一裝置和第二裝置；在基底中以及第一裝置和第二裝置之間蝕刻出深溝槽；其中深溝槽之頂部開口窄於深溝槽之底表面；在第一裝置和第二裝置之間以及在深溝槽中沉積介電材料。
100‧‧‧半導體結構
102‧‧‧基底
104‧‧‧鰭片
106‧‧‧隔離結構
108‧‧‧閘極結構
110S‧‧‧源極區域
110d‧‧‧汲極區域
112‧‧‧通道區域
114‧‧‧頂表面
115‧‧‧閘極介電結構
117‧‧‧閘極電極
118‧‧‧頂表面
120‧‧‧硬遮罩
200‧‧‧半導體結構
202‧‧‧基底
204‧‧‧介電層
206‧‧‧裝置層
208‧‧‧半導體裝置
210‧‧‧STI區
212‧‧‧深隔離溝槽
213‧‧‧底表面
300‧‧‧半導體結構
302‧‧‧ILD層
303‧‧‧深隔離結構
304‧‧‧氣穴
305‧‧‧介電質部分
400‧‧‧半導體結構
500‧‧‧方法
502‧‧‧操作步驟
504‧‧‧操作步驟
506‧‧‧操作步驟
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本發明實施例之各面向。應注意的是，依據在業界的標準做法，各部件並未按照比例繪製。事實上，可能任意地放大或縮小各部件的尺寸，以清楚地表現出本發明實施例的部件。
根據本發明實施例一些實施例，第1圖是具有隔離結構之FinFET裝置的等角視圖。
根據本發明實施例一些實施例，第2圖是在形成深隔離溝槽後之半導體結構的剖面圖。
根據本發明實施例一些實施例，第3圖是在深隔離溝槽中沉積介電層並形成氣穴後之半導體結構的剖面圖。
根據本發明實施例一些實施例，第4圖是深隔離結構的剖面圖。
根據本發明實施例一些實施例，第5圖是形成深隔離結構的例示性方法的流程圖。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同部件，以下描述具體的裝置及其排列的範例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例。例如，裝置之尺寸並不限定於所發明實施例之範圍或數值，而可依製程條件及/或預期之裝置性質調整。在說明書中提到第一部件形成於第二部件之上，其包括第一部件與第二部件是直接接觸的實施例，另外也包括於第一部件與第二部件之間另外有其他部件的實施例，亦即，第一部件與第二部件並非直接接觸。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)裝置或部件與另一個(些)裝置或部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
這裡使用的縮寫”FET”指的是場效電晶體。其中一個FET的例子是金屬氧化物半導體場效電晶體(MOSFET)。例如，MOSFET可以是(i)建立在基底的平面中和上之平面結構(例如：半導體晶圓)或(ii)以垂直結構建立。
“FinFET”一詞指的是在鰭片之上形成的場效電晶 體，而鰭片相對於晶圓的平面為垂直方向。
“S/D”指的是形成場效電晶體之兩個端子的源極和/或汲極接面。
這裡使用的”垂直”一詞指標稱上(nominally)垂直於基底表面。
“磊晶層”是指一單晶材料之膜層或結構。同樣地，”磊晶生長”指的是單晶材料之膜層或結構。磊晶生長之材料可以是摻雜或未摻雜的。
”標稱(nominal)”一詞是指在產品或製程的設計階段期間，裝置或製程操作之特性或參數的期望值或目標值，以及在期望值之上和/或之下的數值範圍。數值範圍的產生通常是由於製造過程或容量差度的微小變化。
為了避免積體電路中不良的雜訊傳輸，半導體裝置可以藉由隔離結構彼此隔離，例如場氧化物、淺溝槽隔離(shallow trench isolation，STI)區域、介電質填充間隙結構、任何其他合適的隔離結構、或上述之任何組合的結構。對於以射頻(radio frequency，RF)操作之裝置，降低通過基底或埋入式氧化物的RF雜訊耦合非常重要，因為不良的RF隔離會限制RF裝置和前端模組(front-end modules，FEM)之應用。隨著技術的演進，積體電路之尺寸持續比前幾代裝置減小。但是，實現這些部件和製程中存在著挑戰。例如，減少微影製程的臨界尺寸會導致具有更大深寬比的間隙結構(例如：間隙結構的深度與寬度比)，以及隔離結構(例如：STI區)的雜訊隔離能力會隨著裝置更接近彼此而降低。
根據本發明實施例的各種實施例，提供用於形成具有減少裝置串擾和改善雜訊隔離之半導體結構的半導體結構和方法。本發明實施例中的半導體結構實施例包括在溝槽內和相鄰裝置之間形成的一或多個負斜率深隔離溝槽和氣穴。負斜率的深隔離溝槽(例如：朝溝槽頂部逐漸變細)和氣穴所提供的益處至少有(i)增加了相鄰裝置間沉積的隔離材料量，特別是在溝槽底部因而可提供增強的雜訊隔離性能，以及(ii)可在負斜率深溝槽中形成增大尺寸的氣穴，並填入介電常數低至1的材料(例如空氣)，其中氣穴結構更進一步降低了相鄰裝置間材料的平均介電常數，從而降低了串擾。在一些實施例中，深溝槽可為穿過半導體結構的一或多層所形成的。在一些實施例中，深溝槽具有約3至約10的深寬比。
負斜率的深溝槽可在基底上之裝置間形成，上述基底例如是矽基底、藍寶石基底、絕緣體上的矽(silicon-on-insulator，SOI)基底、或任何其它合適的基底。SOI基底包括矽基底、埋入式氧化物(buried oxide，BOX)層、以及在埋入式氧化物層上形成的裝置層。負斜率的深溝槽可在SOI基底和相鄰裝置間形成。在一些實施例中，SOI結構以乾式蝕刻然後濕式蝕刻的方式可用來形成負斜率輪廓。蝕刻製程處理後的結果為溝槽頂部的開口寬度小於溝槽底部的開口寬度。在形成負斜率溝槽之後，可以使用薄膜製程於溝槽內和相鄰裝置間的暴露表面上沉積隔離材料。由於深溝槽的負斜率輪廓，頂部開口處之離子密度要高於溝槽底部開口處之離子密度。在一些實施例中，其結果是溝槽頂部之沉積速率要快於溝槽底部或 側壁表面之沉積速率。
沉積過程持續到隔離材料完全沉積溝槽之頂部，同時在溝槽內形成了一層隔離材料。因此，在沉積製程後可在溝槽中形成間隙，而其中沒有沉積隔離材料。在一些實施例中，間隙可包括介電常數為1的氣穴，其通常小於隔離材料的介電常數。在一些實施例中，間隙可以填充任何合適類型的氣體。在一些實施例中，可以使用其他低介電常數材料來形成間隙材料。即使隔離材料是低介電常數材料，在深溝槽內形成間隙也可以節省材料並且反而降低裝置成本。在一些實施例中，可在深溝槽內形成襯層。例如，可在隔離材料和絕緣體上半導體結構之間形成襯層。在一些實施例中，間隙的體積約是深溝槽之80%。
在描述與FinFET結構中的增強間隙填充層之形成過程有關實施例前，先舉例介紹FinFET之製造過程。根據一些實施例，第1圖提供部分製造的FinFET半導體裝置之等角視圖。
根據本發明實施例的一些實施例，第1圖繪示出半導體結構100之等角視圖。半導體結構100包括FinFETs。半導體結構100包括基底102，多個鰭片104，多個隔離結構106和閘極結構108。閘極結構108配置於每個鰭片104的側壁和頂表面上方。鰭片104和隔離結構106分別具有頂表面114和118。閘極結構108包括閘極介電結構115和閘極電極117。在一些實施例中，一或多個附加層或結構可包括在閘極結構108中(但是為了簡化和清楚起見圖未示出)。
第1圖繪示出配置於閘極電極117之頂表面的硬遮 罩120。硬遮罩120可用於如蝕刻方式來圖案化閘極結構108。在一些實施例中，硬遮罩120包括介電材料，例如氮化矽。第1圖為在執行閘極介電層和閘極電極層的圖案化處理(例如：蝕刻)以形成閘極結構108之後的等角視圖。
第1圖描繪出多個鰭片104，其包括一對源極/汲極(S/D)端子，源極端子稱為源極區域110S且汲極端子稱為汲極區域110D。源極區域和汲極區域110S和110D可相互交換且在鰭片104的中、上、和/或周圍形成。鰭片104的通道區域112位於閘極結構108下面。如第1圖所繪示，閘極結構108具有閘極長度L和閘極寬度([2×HF]+WF)。在一些實施例中，閘極長度L在約10nm至約30nm的範圍內。在一些實施例中，閘極長度L在約3nm至約10nm的範圍內。在一些實施例中，鰭片寬度WF在約6nm至約12nm的範圍內。在一些實施例中，鰭片寬度WF在約4nm至約6nm的範圍內。根據一些實施例，從鰭片頂表面114到閘結構108頂部所量測的閘極結構108之閘極高度HG在約50nm至約80nm的範圍內。根據一些實施例，從隔離結構頂表面118到鰭片頂表面114所量測的鰭片104之鰭片高度HF在約5nm至約100nm的範圍內。
根據一些實施例，基底102可以是矽基底。在一些實施例中，基底102可以是(i)另一種半導體，例如鍺(Ge)(ii)化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、銻化銦、任何其它合適的材料、或上述之任何組合、(iii)包含SiGe的合金半導體、或(iv)上述之組合。在一些實施例中，基底102 可以是絕緣體上半導體材料。在一些實施例中，基底102可以是磊晶材料。
鰭片104為一或多個電晶體形成的主動區域。鰭片104可包括：(i)矽(Si)或另一種元素半導體，例如鍺、(ii)化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP銦銻、任何其它合適的材料、或上述之任何組合、(iii)包含SiGe的合金半導體、或(iv)上述之組合。可以使用包括微影和蝕刻的合適製程方式來製造鰭片104。微影製程包括形成光阻層在基底上(例如：在矽層上)，將光阻曝光圖案化，執行曝光後的烘烤製程，且顯影光阻以形成包含光阻的遮罩部分。遮罩部分可接著用來保護基底的區域，同時蝕刻過程會在基底102中形成凹陷而留下突起來的鰭片。可使用反應離子蝕刻(reactive ion etch，RIE)或任何其他合適的製程來蝕刻出凹陷。也可使用許多其他方法在基底102上形成鰭片104。根據一些實施例，例如鰭片104可包括磊晶材料。
隔離結構106可用於提供相鄰裝置之間的電性分隔。例如，隔離結構106位於FinFET裝置的相鄰鰭片104之間。隔離結構106可以部分地填充相鄰鰭片間的凹陷，且可包括介電材料，例如氧化矽、旋塗式玻璃層、SiNx、氮氧化矽、FSG、低介電常數材料、任何其他合適的隔離材料、或上述之組合。在一些實施例中，隔離結構106可以是淺溝槽隔離(shallow trench isolation，STI)結構且由蝕刻基底102中的溝槽來形成。可以用隔離材料填充溝槽，然後進行CMP和回蝕製程。也可使 用其他製造技術形成隔離結構106及/或鰭片104。隔離結構106可包括多層結構，例如具有一或多個襯層的結構。隔離結構106也可以藉由沉積增強間隙填充層來形成，其使用多步驟沉積和熱處理製程來消除間隙填充材料中的空隙和接縫。
根據一些實施例，閘極結構108可包括閘極介電層115、閘極電極117、間隔層、和/或一或多個附加層。在一些實施例中，閘極結構108使用多晶矽作為閘極電極117。第1圖中也繪示出設置於閘極電極結構117之頂表面的硬遮罩120。硬遮罩120用於如蝕刻方式來圖案化閘極結構108。在一些實施例中，硬遮罩120包括介電材料，例如氮化矽。
儘管閘極結構108被敘述為使用多晶矽或非晶矽作為閘極電極117，閘極結構108可以是以金屬閘極結構為替代閘過程中形成的犧牲閘結構。金屬閘極結構可包括一或多個n型或p型功函數金屬層，用於調節半導體裝置的臨界電壓，例如平面裝置或FinFET裝置。包括在金屬閘極結構中的例示性p型功函數金屬為TiN、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(A)、氮化鎢(WN)、二矽化鋯(ZrSi2)、二矽化鉬(MoSi2)、二矽化鉭(TaSi2)、二矽化鎳(NiSi2)、鉑(Pt)、任何其它合適的p型功函數材料、或上述之組合。包括在金屬閘極結構中的例示性n型功函數金屬是鋁(Al)、鈦(Ti)、銀(Ag)、鉭鋁(TaAl)、鉭鋁碳(TaAlC)、氮化鉭鋁(TiAlN)、鉭、碳化物(TaC)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)，鋯(Zr)、任何其它合適的n型功函數材料、或上述之組合。功函數與功函數層的材料成分相關聯。因此，選擇功函數層的材料以調整其功函數，如此 在各別區域中形成的裝置可以達到所期望之臨界電壓Vth。功函數層可以通過CVD、PECVD、ALD、任何其他合適的製程、或上述之組合來沉積。
可以在功函數金屬層上沉積充填金屬層。充填金屬層填滿溝槽的剩餘部分或去除犧牲閘結構所形成的開口。充填金屬層可包括鋁(Al)、鎢(W)、銅(Cu)、任何其他合適的材料、或上述之組合。充填金屬可藉由原子層沉積技術(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、電鍍、任何其他合適製程、或上述之組合來形成。
半導體裝置結構100可能需要額外的製程處理以形成其他部件，例如輕摻雜汲極(light-doped-drain，LDD)區和摻雜的極/汲極(S/D)結構。”LDD區”一詞用於描述設置於電晶體的通道區域與至少電晶體的S/D區其中一個之間的輕摻雜區。可藉由在鰭片104作摻雜來形成LDD區。例如，離子植入可用於摻雜製程。此外，可使用其他製程來摻雜LDD區域。為了簡化，這裡未描述形成半導體裝置結構100之其他部件的其他製程操作方式。
根據本發明實施例的一些實施例，第2圖繪示出半導體結構200的剖面圖。半導體結構200包括基底202、介電層204、裝置層206、半導體裝置208，和STI區210。半導體裝置208在裝置層206上形成。STI區210可在半導體裝置208之間和介電層204上形成。在半導體結構200中形成一或多個深隔離溝槽212。半導體結構200可包括其他結構，但是為了簡化和清楚 起見圖未示出。
根據一些實施例，基底202類似上述的基底102，其可以是矽基底。在一些實施例中，基底202可以是(i)另一種半導體，例如鍺(Ge)、(ii)化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、銻化銦、任何其它合適的材料、或上述之其他組合、(iii)包含SiGe的合金半導體、或(iv)上述之組合。在一些實施例中，基底202可以是用於絕緣體上半導體材料的矽基底。在一些實施例中，基底202可以是磊晶材料。
介電層204可包括介電材料，例如氧化矽、旋塗式玻璃層、氮化矽、氮氧化矽、FSG、低介電常數材料、任何其它合適的隔離材料、或上述之組合。介電層204也可以是絕緣體上半導體材料的埋入式氧化物(buried oxide，BOX)層。BOX層可以通過如注氧隔離(separation by implanted oxygen，SIMOX)、晶圓接合、任何其他合適的製程、或上述之任何組合的製程來形成。
裝置層206可在介電層204上形成，且可用於形成各種半導體裝置。裝置層206可以是結晶矽或多晶矽。在一些實施例中，裝置層206可包括其他元素半導體(例如：鍺)或化合物半導體(例如：碳化矽、砷化鎵、砷化銦、或磷化銦)。
半導體裝置208可在裝置層206上形成。半導體裝置層208可包括一或多個積體電路裝置(未繪示出)，例如CMOS裝置(例如：NMOS和/或PMOS電晶體)。半導體裝置208也可包括與電晶體相關的電路，例如內連線層(例如：金屬線和導孔)和層 間介電層(interlayer dielectric layers，ILD)。在一些實施例中，半導體裝置208可以是RF電路和裝置。在一些實施例中，半導體裝置208可以是FinFET裝置。
STI區210可在介電層204上形成且用於提供半導體裝置208之間的電性隔離。STI區210可使用隔離材料形成，例如氧化矽、氮化矽、氮氧化矽、氟化矽玻璃(fluoride-doped silicate glass，FSG)、低介電常數材料、任何其他合適的組合物、或上述之組合。STI區210可使用任何合適的沉積製程形成，例如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、分子束磊晶(molecular beam epitaxy，MBE)、高密度電漿化學氣相沈積(high density plasma CVD，HDPCVD)、有機金屬化學氣相沉積(metal organic CVD，MOCVD)、遠距電漿化學氣相沈積(remote plasma CVD，RPCVD)、電漿化學氣相沉積(plasma-enhanced CVD，PECVD)、電鍍、任何其他合適的製程、或上述其他組合。在一些實施例中，STI區210在半導體裝置208之前形成，可使用平坦化製程(例如：化學機械研磨)來表面平坦化，使得STI區210和裝置層206的頂表面為共平面。
一或多個深隔離溝槽212可在半導體裝置208之間形成，以提供隨後形成之隔離結構的開口。如第2圖所繪示，每個深隔離溝槽212朝溝槽結構的頂部逐漸變細，該頂部比底部包括更窄的開口。例如，深隔離溝槽212包括與STI區210之頂表面共平面的頂部開口和底表面213。深隔離溝槽212形成以 致於頂部開口處的寬度小於底表面213處的寬度。在一些實施例中，深隔離溝槽212包括平坦的底表面213。在一些實施例中，底表面213是彎曲的。在一些實施例中，深隔離溝槽212的側壁可以是平坦的或包括凸表面。
使用多種製程來形成深隔離溝槽212，包括微影和蝕刻製程。微影製程包括形成用於STI區210之STI材料上的光阻層，將光阻層曝光圖案化，執行曝光後的烘烤製程，且顯影光阻以形成包含光阻的遮罩部分。可基於基底202、介電層204、和STI區210的材料成分來選擇蝕刻製程以致於讓深隔離溝槽可以朝頂部逐漸變細。
圖案化的遮罩部分可作為蝕刻遮罩來逐層執行蝕刻製程。例如，使用第一個蝕刻製程來去除STI材料的曝光部分以形成STI區210。可使用第二個蝕刻製程來去除下面之介電層204的曝光部分。可使用第三個蝕刻製程來去除基底202的曝光部分，且蝕刻製程可繼續直到達成基底202的標稱深度。可使用多個蝕刻製程來形成深隔離溝槽212。例如，蝕刻製程可以是乾式蝕刻、濕式蝕刻、反應式離子蝕刻、任何其他合適的蝕刻方法、或上述之任何組合的一或多種。蝕刻製程可用電漿來形成深隔離溝槽212，例如使用氧基電漿之反應離子蝕刻(reactive ion etch，RIE)製程。在一些實施例中，RIE蝕刻製程可包括其他蝕刻劑氣體，例如氮氣、四氟化碳(carbon tetrafluoride，CF4)、任何其他合適的氣體、或上述之任何組合。在一些實施例中，可使用深反應離子式蝕刻(deep RIE，DRIE)製程。在一些實施例中，可使用任何合適的電漿蝕刻製程。在 一些實施例中，蝕刻工藝可以是乾式蝕刻製程然後接著濕式蝕刻製程的組合。可以使用其他合適的操作來形成深隔離溝槽212。
根據本發明實施例的一些實施例，第3圖是繪示出半導體結構300的剖面圖。半導體結構300包括基底202、介電層204、裝置層206、半導體裝置208、STI區210、ILD層302、深隔離結構303、和氣穴304。在半導體結構300中可包括其他結構且為了簡化和清楚起見圖未示出。
ILD層302可沉積在第2圖中所描述的半導體結構200上。ILD層302可部分地填充深隔離溝槽212以形成深隔離結構303。深隔離結構303可包括氣穴304和介電質部分305。如第3圖所繪示，介電質部分305可以沿著先前形成之深隔離溝槽212(第2圖)的內表面形成為襯層，且在溝槽的頂部處連接以封裝氣穴304。
ILD層302可包括任何合適的材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、氟化矽玻璃(fluoride-doped silicate glass，FSG)、低介電常數材料，或上述之任何組合。在一些實施例中，ILD層302可由兩或更多層形成，例如ILD層302可包括氧化矽層和氮化矽層。在一些實施例中，氧化矽和氮化矽層的厚度可以不同。在一些實施例中，它們的厚度基本上可以相同。ILD層302的沉積可以藉由任何合適的製程來完成，例如CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、電鍍、或上述之任何組合。
由於深溝槽的負斜率輪廓，在頂部開口處沉積過 程的離子密度要高於第2圖中深隔離溝槽212的底部。結果，溝槽頂部的沉積速率大於溝槽底部或側壁表面的沉積速率。持續隔離材料的沉積過程直到深隔離溝槽212的頂部閉合或密封(例如：徹底或完全地沉積)，同時在溝槽內形成一層隔離材料。因此，在沉積製程後可以在溝槽中形成沒有沉積隔離材料的間隙。在一些實施例中，間隙可包括介電常數為1的氣穴，其介電常數小於ILD層302。在一些實施例中，間隙可包括具低介電常數的其他材料之氣穴，例如間隙可包括其他類型的氣體(例如：惰性氣體)、或合適的材料(例如：多孔材料)。在一些實施例中，如第3圖所繪示，ILD層302也沉積在半導體裝置208其上和之間。
在相鄰半導體裝置之間形成的深隔離結構303可以減少裝置串擾並改善雜訊隔離。在一些實施例中，深隔離結構303可在相鄰裝置之間形成和分離相鄰裝置，如圖3所繪示。在一些實施例中，深隔離結構303可圍繞一或多個或周圍的裝置。深隔離結構303可通過降低結構的平均介電常數來減少裝置串擾並改善雜訊隔離。例如，深隔離結構303可包括具有介電常數1的氣穴304。與只包括具有較高介電常數的材料(例如：氧化矽或氮化矽)之隔離結構相比，具有封閉氣穴的深隔離結構303可提供較低的平均介電常數，從而在裝置之間提供較低的電容並改善雜訊隔離。此外，深隔離結構303比具有更寬頂部開口的隔離結構需要更少的基底材料，所以深隔離結構303可在溝槽中沉積更多雜訊隔離材料以改善雜訊隔離。在一些實施例中，氣穴304可在基底202、介電層204、和STI區210中形 成。在一些實施例中，在深隔離結構303內更大體積比的氣穴304可進一步降低平均介電常數和提供更大的噪聲隔離和/或進一步減少串擾。氣穴304體積比的最大值(即氣穴在深隔離結構上的體積比)可由裝置需求以及製造過程的物理限制來決定。例如，最大體積比可藉沿著深隔離溝槽之內表面形成的介電質部分305，其機械性強度是否可機械地支撐氣穴304而不會塌陷來確定。在一些實施例中，氣穴304的體積與深隔離結構303的總體積之間的比值可在約30%至約80%(例如：30%至80%)的範圍內。在一些實施例中，單一氣穴304在深隔離結構303中形成。在一些實施例中，可在深隔離結構303中形成一個以上的氣穴。
根據本發明實施例的一些實施例，第4圖繪示出半導體結構400的剖面圖。半導體結構400是如第3圖中所描述的深隔離結構303之詳細視圖。半導體結構400包括基底202、介電層204、STI區210、ILD層302、深隔離結構303，和氣穴304。半導體結構400可包括其他結構且為了簡化和清楚起見圖未示出。
如第4圖所繪示，深隔離結構303在頂部具有寬度W1，在底部表面具有寬度W2。在一些實施例中，寬度W1可在約250Å到約700Å的範圍內(例如：250Å到700Å)。在一些實施例中，寬度W1可不大於1200Å。在一些實施例中，寬度W2可在約265Å至約1200Å(例如：265Å至1200Å)的範圍內。寬度W1和W2之間的比值可在60%至95%的範圍內。可在深隔離溝槽內之不同高度處量測氣穴304的寬度。例如，氣穴304的寬度W3可在 溝槽深度的70%處量測，氣穴304的寬度W4可在溝槽深度的20%處量測，且W3與W4之間的比值可在5%至30%的範圍內。在一些實施方案中，W4大於W3。在一些實施方案中，W4和W2之間的比值可為50%至80%範圍內。在一些實施例中，氣穴的體積與深隔離結構303的總體積之間比值可在30%至80%的範圍內。在一些實施例中，深隔離結構303的高度H可在約300nm至約700nm的範圍內。在一些實施例中，深隔離結構303的深寬比可大於或等於4。
在一些實施例中，深隔離溝槽的底部形狀是平坦的表面。在一些實施例中，深隔離結構的底部形狀可以是彎曲的表面。深隔離結構之側壁與STI區210之頂表面之間的角度α可大於90°。在一些實施例中，角度α可在90°和120°之間。深隔離結構之側壁和底表面之間的角度β可小於90°。在一些實施例中，角度β可在65°和90°之間。在一些實施例中，氣穴304之底表面沿循深隔離結構303之底表面的輪廓(例如：曲率)。根據一些實施例，氣穴304之側壁可以是平坦的表面。氣穴側壁也可為凸形，其中氣穴側壁和氣穴底表面之間的角度可在角度β的±10%之內。
根據本發明實施例的一些實施例，第5圖是形成具有封閉氣穴之深隔離結構的例示性方法500的流程圖。基於本文的發明實施例內容，方法500中的操作步驟可依不同的順序執行和/或變化。
根據一些實施例，操作步驟502提供形成裝置於其上的半導體基底。半導體結構和裝置形成在半導體結構上及/ 或其內部。半導體結構可包括基底、一或多個蝕刻終止層、以及一或多個介電層。半導體結構也可根據需求而包括其他層。根據一些實施例，基底可以是矽基底。在一些實施例中，基底可以是(i)另一種半導體，例如鍺、(ii)化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、銻化銦、任何其它合適的材料、或上述之其他組合、(iii)包含SiGe的合金半導體、或(iv)上述之組合。在一些實施例中，基底可以是絕緣體上半導體。在一些實施例中，基底可以是磊晶材料。在一些實施例中，基底可包括任何合適的層/結構，例如蝕刻終止層、介電層、導孔、內連線或上述之組合。介電層包括介電材料，例如氧化矽、旋塗式玻璃層、氮化矽、氮氧化矽、FSG、低介電常數材料、任何其他合適的隔離材料，或其上述之任何組合。介電層沉積可由任何合適的方法來完成。在一些實施例中，基底也可以包括已處理之積體電路晶圓，例如配置為CMOS電路、RF電路和裝置等多個電晶體。在一些實施例中，可以在半導體基底上和/或內部形成主動和被動裝置，例如電晶體、二極體、電容器、電阻器、電感器等。在一些實施例中，半導體基底包括凸起部件，例如鰭片。可使用合適的製程來製造鰭片，包括微影和蝕刻製程。例如基底可以參照第1圖所繪示的基底102。
根據一些實施例，在操作步驟504提供蝕刻基底以形成朝頂部逐漸變細的深隔離溝槽。可在半導體裝置之間形成一或多個深隔離溝槽，以提供隨後用於形成隔離結構的開口。每個深隔離溝槽朝溝槽結構的頂部逐漸變細，包括與溝槽底部 寬度相比較窄的頂部開口。在一些實施例中，深隔離溝槽可包括平坦的底表面。在一些實施例中，底表面可以是彎曲的表面。在一些實施例中，例如圖2中的深隔離溝槽212，深隔離溝槽的側壁可以是平坦或凸起的表面。可使用多種製程來形成深隔離溝槽，包括如微影和蝕刻方式的製程。可以電漿過程的蝕刻製程方式來形成深隔離溝槽，例如使用氧基電漿的反應離子蝕刻製程。在一些實施例中，RIE蝕刻製程可包括其他蝕刻劑氣體，例如氮氣、四氟化碳(carbon tetrafluoride，CF4)、任何其他合適的氣體、或上述之任何組合。形成深隔離溝槽之許多其他方法也是合適的。深隔離溝槽之例示可以如第2圖中的深隔離溝槽212。
根據一些實施例，操作步驟506提供在深隔離溝槽中沉積隔離材料以形成具有封閉氣穴的深隔離結構。可將ILD層沉積至第2圖中所述之結構上。ILD層可部分地填充深隔離溝槽以形成深隔離結構。深隔離結構可包括氣穴和介電質部分。介電質部分可沿著先前形成的深隔離溝槽之內表面成為襯層，襯層連接在溝槽的頂部以封裝氣穴。ILD層可包括任何合適的材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、氟化矽玻璃(fluoride-doped silicate glass，FSG)、低介電常數材料、或上述之組合。在一些實施例中，ILD層可以由兩或更多層形成。由於深溝槽的負斜率輪廓，沉積過程的離子密度在頂部開口處比在深隔離溝槽的底部更高。結果，溝槽頂部的沉積速率大於溝槽底部或側壁表面的沉積速率。因此，在沉積製程之後，沒有沉積隔離材料的間隙可以在溝槽中形成。在一些實施 例中，間隙可包括介電常數為1的氣穴，其介電常數小於ILD層。在一些實施例中，間隙可包括具有低介電常數之其他材料的氣穴，例如間隙可包括其他類型的氣體或合適的材料。在一些實施例中，ILD層也沉積在半導體裝置上和半導體裝置之間。如第3圖所繪示，ILD層和氣穴的例示可以分別是ILD層302和氣穴304。
根據本發明實施例的各種實施例提供用於形成具有減少裝置串擾和改善雜訊隔離之半導體結構的半導體結構和方法。可在溝槽內和相鄰裝置之間形成負斜率深溝槽和氣穴。負斜率深溝槽和氣穴使得相鄰裝置之間的隔離材料沉積量增加，特別是在溝槽底部，因此提供了增強雜訊隔離效能的好處。每個負斜率深溝槽包括延伸穿過多層半導體結構的單一氣穴。此外，單一氣穴的體積可以是負斜率深溝槽的總體積約30%至約80%。因為氣穴在負斜率深溝槽中形成並且填入如空氣的材料(其具有低至1的介電常數)，所以氣穴結構進一步降低了相鄰裝置之間的材料平均介電常數，進而減少了裝置串擾。
在一些實施例中，半導體結構包括具有頂表面的基底以及在基底頂表面上形成的第一和第二裝置。半導體結構也包括在基底中以及第一和第二裝置之間形成的深隔離結構。深隔離結構包括在頂表面處形成並具有頂部寬度的頂部以及具有底部寬度大於頂部寬度的底表面。在一些實施例中，頂部寬度係在基底之頂表面處所量測。在一些實施例中，基底包括絕緣體上的矽(SOI)基底。在一些實施例中，深隔離結構包括側壁，其中側壁和基底之頂表面之間之第一角度大於90°。 在一些實施例中，側壁和底表面之間之第二角度小於90°。在一些實施例中，頂部寬度和底部寬度之間之比值在0.6和0.95之間。在一些實施例中，深隔離結構更包括介電材料結構。在一些實施例中，深隔離結構更包括氣穴。在一些實施例中，氣穴的體積為深隔離結構之總體積的約30%和約80%之間。在一些實施例中，氣穴包括底表面，其具有與深隔離結構之底表面相同的輪廓。
在一些實施例中，半導體結構包括基底和在基底上形成的第一介電層。半導體結構也包括在第一介電層上形成的第二介電層。半導體結構也包括在裝置層上形成的第一和第二半導體裝置。在基底和第一和第二介電層中形成多個隔離結構。每個隔離結構包括在第二介電層之頂表面處量測的頂部寬度。半導體結構也包括在隔離結構之底表面處量測的底部寬度。頂部寬度小於底部寬度。在一些實施例中，每個隔離結構更包括第一部分，其包括具有第一介電常數之第一材料，以及第二部分，其包括具有第二介電常數之第二材料。在一些實施例中，第一介電常數是低介電常數值。在一些實施例中，第一介電常數大於第二介電常數。在一些實施例中，第二介電常數約為1。
在一些實施例中，一種用於形成半導體裝置的方法，其包括提供基底並在基底上形成第一和第二裝置。該方法也包括在基底中以及第一和第二裝置之間蝕刻出深溝槽。深溝槽的頂部開口窄於深溝槽的底表面。該方法也包括在第一和第二裝置之間以及在多個深溝槽中沉積介電材料。在一些實施例 中，蝕刻包括蝕刻基底之一或多個介電層。在一些實施例中，沉積包括使用介電材料在深溝槽中形成氣穴。在一些實施例中，沉積包括使用物理氣相沉積方法沉積介電材料。在一些實施例中，蝕刻包括使用濕式化學蝕刻方法蝕刻出深溝槽。
應理解的是，使用實施方式章節而非發明摘要以解釋申請專利範圍。發明摘要章節可提出一或多個但並非所有的例示性實施例，因此並不限制附加的權利要求項。
上述內容概述許多實施例的部件，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims (20)

  1. 一種半導體結構，包括：一基底，具有一頂表面；一第一裝置和一第二裝置，形成在該基底之該頂表面上；以及一深隔離結構，形成於該基底中以及該第一裝置與該第二裝置之間，其中該深隔離結構包括：一頂部，形成在該頂表面並具有一頂部寬度；以及一底表面，具有一底部寬度，其大於該頂部寬度。
  2. 如申請專利範圍第1項所述之半導體結構，其中該頂部寬度係在該基底之該頂表面處所量測。
  3. 如申請專利範圍第1項所述之半導體結構，其中該基底包括一絕緣體上的矽(SOI)基底。
  4. 如申請專利範圍第1項所述之半導體結構，其中該深隔離結構包括一側壁，其中該側壁和該基底之該頂表面之間之一第一角度大於90°。
  5. 如申請專利範圍第4項所述之半導體結構，其中該側壁和該底表面之間之一第二角度小於90°。
  6. 如申請專利範圍第1項所述之半導體結構，其中該頂部寬度和該底部寬度之間之比值在0.6和0.95之間。
  7. 如申請專利範圍第1項所述之半導體結構，其中該深隔離結構更包括一介電材料結構。
  8. 如申請專利範圍第1項所述之半導體結構，其中該深隔離結構更包括一氣穴。
  9. 如申請專利範圍第8項所述之半導體結構，其中該氣穴的體積為該深隔離結構之總體積的約30%和約80%之間。
  10. 如申請專利範圍第8項所述之半導體結構，其中該氣穴包括另一底表面，其具有與該深隔離結構之該底表面相同的輪廓。
  11. 一種半導體結構，包括：一基底；一第一介電層，形成在該基底上；一第二介電層，形成在該第一介電層上；一第一半導體裝置和一第二半導體裝置，形成在一裝置層上；以及多個隔離結構，形成在該基底及該第一介電層和該第二介電層中，其中每個隔離結構包括：一頂部寬度，係在該第二介電層之一頂表面處所量測；以及一底部寬度，係在該隔離結構之一底表面處所量測，其中該頂部寬度小於該底部寬度。
  12. 如申請專利範圍第11項所述之半導體結構，其中該每個隔離結構更包括一第一部分，其包括具有一第一介電常數之一第一材料，以及一第二部分，其包括具有一第二介電常數之一第二材料。
  13. 如申請專利範圍第12項所述之半導體結構，其中該第一介電常數是一低介電常數值。
  14. 如申請專利範圍第12項所述之半導體結構，其中該第一介 電常數大於該第二介電常數。
  15. 如申請專利範圍第13項所述之半導體結構，其中該第二介電常數約為1。
  16. 一種形成半導體裝置之方法，該方法包括：提供一基底；在該基底上形成一第一裝置和一第二裝置；在該基底中以及該第一裝置和該第二裝置之間蝕刻出一深溝槽，其中該深溝槽之一頂部開口窄於該深溝槽之一底表面；以及在該第一裝置和該第二裝置之間和在該深溝槽中沉積一介電材料。
  17. 如申請專利範圍第16項所述之形成半導體裝置之方法，其中該蝕刻包括蝕刻該基底之一或多個介電層。
  18. 如申請專利範圍第16項所述之形成半導體裝置之方法，其中該沉積包括使用該介電材料在該深溝槽中形成一氣穴。
  19. 如申請專利範圍第16項所述之形成半導體裝置之方法，其中該沉積包括使用一物理氣相沉積方法沉積該介電材料。
  20. 如申請專利範圍第16項所述之形成半導體裝置之方法，其中該蝕刻包括使用一濕式化學蝕刻方法蝕刻出該深溝槽。
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