KR20200123058A - 반도체 디바이스의 노이즈 격리를 위한 구조 및 방법 - Google Patents

반도체 디바이스의 노이즈 격리를 위한 구조 및 방법 Download PDF

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KR20200123058A
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deep
semiconductor
trench
semiconductor structure
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굴바그 싱
쿤-창 추앙
충-한 차이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 발명은 반도체 구조와 관련된다. 반도체 구조는 상부면이 있는 기판과, 기판의 상부면에 형성된 제1 디바이스 및 제2 디바이스를 포함한다. 반도체 구조는 또한 기판 내 및 상기 제1 디바이스와 제2 디바이스 사이에 형성된 딥 격리 구조를 포함한다. 딥 격리 구조는 상기 상부면에 형성되고 상부 폭을 가진 상부와 상기 상부 폭보다 더 큰 바닥 폭을 가진 바닥면을 포함한다.

Description

반도체 디바이스의 노이즈 격리를 위한 구조 및 방법{STRUCTURES AND METHODS FOR NOISE ISOLATION IN SEMICONDUCTOR DEVICES}
이 출원은 "반도체 디바이스의 노이즈 격리 구조 및 방법"의 명칭으로 2017년 11월 21일자로 출원된 미국 가특허 출원 제62/589,516호의 이익을 주장하며, 상기 미국 가특허 출원은 인용에 의해 그 전부가 본원에 통합된다.
반도체 집적 회로(IC) 산업은 기하급수적 성장을 하여왔다. IC 재료 및 설계의 기술적 진보는 IC의 세대를 만들었고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정에서 기능 밀도(예를 들면, 칩 면적당 상호접속 디바이스의 수)는 일반적으로 증가하고 기하학적 크기(예를 들면, 제조 공정을 이용하여 생성될 수 있는 최소 컴포넌트 또는 선)는 감소하였다. 이러한 규모 축소 공정은 일반적으로 생산 효율을 증가시키고 관련 비용을 저감시킴으로써 이익을 준다.
본 발명의 각종 양태는 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관례에 따라서, 각종 특징은 정확한 축척으로 작도되지 않았다. 사실, 각종 특징들의 치수는 설명을 명확히 하기 위해 임의로 증대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 격리(isolation) 구조를 가진 FinFET 디바이스의 등각투영도이다.
도 2는 일부 실시형태에 따른, 딥 격리 트렌치를 형성한 후 반도체 구조의 단면도이다.
도 3은 일부 실시형태에 따른, 유전체 층을 성막하고(deposit) 딥 격리 트렌치에 에어 포켓을 형성한 후 반도체 구조의 단면도이다.
도 4는 일부 실시형태에 따른 딥 격리 구조(deep isolation structure)의 단면도이다.
도 5는 일부 실시형태에 따른 딥 격리 구조를 형성하는 예시적인 방법의 흐름도이다.
이하의 설명은 제공되는 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2의 특징 위에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 특징과 제2 특징이 직접 접촉되지 않도록 제1 특징과 제2 특징 사이에 추가의 특징이 배치되는 실시형태도 또한 포함할 수 있다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소 또는 특징들에 대한 하나의 요소 또는 특징의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 디바이스의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
여기에서 사용하는 두문자어 "FET"는 전계 효과 트랜지스터(field effect transistor)를 의미한다. FET의 일 예는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET)이다. MOSFET는 예를 들면 (i) 반도체 웨이퍼와 같은 기판의 평평한 표면 내 및 위에 구축된 평평한 구조, 또는 (ii) 수직 구조로 구축될 수 있다.
용어 "FinFET"은 웨이퍼의 평평한 표면과 관련하여 수직으로 방위된 핀(fin) 위에 형성된 FET를 말한다.
"S/D"는 FET의 2개의 단자를 형성하는 소스 및/또는 드레인 접합을 말한다.
여기에서 사용하는 용어 "수직"은 기판 표면에 대한 명목상 수직을 의미한다.
용어 "에피택셜 층"은 단결정 물질의 층 또는 구조를 말한다. 마찬가지로, 용어 "에피택셜 성장"은 단결정 물질의 층 또는 구조를 말한다. 에피택셜 성장 물질은 도핑되거나 도핑되지 않을 수 있다.
여기에서 사용하는 용어 "명목상"은 바람직한 값 이상 및/또는 이하인 일정 범위의 값과 함께 제품 또는 공정의 설계 단계 중에 설정된 컴포넌트 또는 처리 동작의 특성 또는 파라미터의 바람직한 값 또는 목표 값을 말한다. 상기 일정 범위의 값은 전형적으로 제조 공정에서의 약간의 변동 또는 공차에 기인한다.
집적 회로에서 바람직하지 않은 노이즈가 전송되는 것을 피하기 위해, 반도체 디바이스는 전계 산화물, 얕은 트렌치 격리(shallow trench isolation, STI) 영역, 유전체 충진 갭 구조, 임의의 다른 적당한 격리 구조, 또는 이들의 임의 조합과 같은 격리 구조에 의해 서로 격리될 수 있다. 무선 주파수(radio frequency, RF)로 동작하는 디바이스에 있어서, 기판 또는 매몰 산화물을 통해 결합하는 RF 노이즈를 감소시키는 것은 빈약한 RF 격리가 RF 디바이스 및 전단 모듈(front-end module, FEM)의 응용을 제한할 수 있기 때문에 중요하다. 기술이 진보함에 따라, 집적 회로는 이전 세대 디바이스에 비하여 치수 필요조건이 감소한다. 그러나 그러한 특징 및 공정을 구현하는 데는 난제가 있다. 예를 들면, 포토리소그래피 공정의 감소된 임계 치수는 갭 구조의 더 높은 종횡비(예를 들면, 갭 구조의 깊이 대 폭 비)를 유도하고, STI 영역과 같은 격리 구조의 노이즈 격리 능력은 디바이스들을 서로 더 가깝게 배치할 때 열화할 수 있다.
본 발명에 따른 각종 실시형태는 디바이스 누화를 감소시키고 노이즈 격리를 개선하는 반도체 구조 및 이 반도체 구조를 형성하는 방법을 제공한다. 본 발명의 반도체 구조의 실시형태는 하나 이상의 네가티브 경사 딥 격리 트렌치(negatively-sloped deep isolation trench), 및 상기 트렌치 내 및 인접 디바이스들 사이에 형성된 에어 포켓을 통합한다. 상기 네가티브 경사 딥 격리 트렌치(예를 들면, 트렌치 상부 쪽으로 테이퍼진 트렌치)와 에어 포켓은 다른 무엇보다도 (i) 특히 트렌치의 바닥에서 인접 디바이스들 사이에 성막되는 격리 물질의 양이 증가하여 노이즈 격리 성능이 향상된다는 점, 및 (ii) 크기가 증가된 에어 포켓이 상기 네가티브 경사 딥 트렌치 내에 형성되고 1만큼 낮은 유전 상수를 가진 물질(예를 들면, 공기)로 충진되어 상기 에어 포켓 구조가 인접 디바이스들 간의 물질의 평균 유전 상수를 더욱 감소시켜서 누화를 감소시킨다는 점의 이익을 제공한다. 일부 실시형태에서, 딥 트렌치는 반도체 구조의 하나 이상의 층을 관통하여 형성된 트렌치일 수 있다. 일부 실시형태에서, 딥 트렌치는 약 3 내지 약 10의 종횡비를 가질 수 있다.
네가티브 경사 딥 트렌치는 실리콘 기판, 사파이어 기판, SOI(silicon-on-insulator) 기판, 또는 임의의 다른 적당한 기판과 같은 기판 위에 형성된 디바이스들 사이에 있을 수 있다. SOI 기판은 실리콘 기판, 매몰 산화물(buried oxide, BOX) 층, 및 상기 BOX 층에 형성된 디바이스 층을 포함한다. 상기 네가티브 경사 딥 트렌치는 SOI 기판 내 및 인접 디바이스들 사이에 형성될 수 있다. 일부 실시형태에서, SOI 구조의 건식 에칭 후 습식 에칭을 이용하여 네가티브 경사 윤곽을 형성할 수 있다. 상기 에칭 공정의 결과, 트렌치 상부에서의 개구의 폭은 트렌치 바닥에서의 개구의 폭보다 작다. 네가티브 경사 트렌치를 형성한 후, 성막 공정을 이용하여 트렌치 내 및 인접 디바이스들 간의 노출 표면 위에 격리 물질을 성막시킬 수 있다. 딥 트렌치의 네가티브 경사 윤곽 때문에, 이온 밀도는 트렌치의 바닥 개구에서보다 상부 개구에서 더 크다. 그 결과, 일부 실시형태에서, 트렌치의 상부에서의 성막률이 트렌치의 바닥 또는 측벽 표면에서의 성막률보다 더 크다.
상기 성막 공정은 트렌치의 상부가 격리 물질로 충분히 성막될 때까지 계속되고, 그 동안 격리 물질 층이 상기 트렌치 내에 형성된다. 그러므로 성막 공정 후에, 격리 물질이 성막되지 않은 갭이 트렌치 내에 형성될 수 있다. 일부 실시형태에서, 상기 갭은 유전 상수가 격리 물질의 유전 상수보다 일반적으로 더 낮은 1인 공기의 포켓을 포함할 수 있다. 일부 실시형태에서, 상기 갭은 임의의 적당한 유형의 기체로 충진될 수 있다. 일부 실시형태에서, 다른 로우-k 물질이 갭 물질을 형성하기 위해 사용될 수 있다. 격리 물질이 로우-k 유전체 물질인 경우에도, 딥 트렌치 내에 갭을 형성하면 물질을 또한 절약하여 디바이스 비용을 줄일 수 있다. 일부 실시형태에서, 라이너 층이 딥 트렌치 내에 형성될 수 있다. 예를 들면, 라이너 층은 격리 물질과 SOI 구조 사이에 형성될 수 있다. 일부 실시형태에서, 상기 갭의 체적은 상기 딥 트렌치 체적의 약 80%일 수 있다.
FinFET 구조에서 향상된 갭 충진 층의 형성 공정에 관한 실시형태를 설명하기 전에, FinFET의 예시적인 제조 공정을 설명한다. 도 1은 일부 실시형태에 따른, 부분적으로 제조된 FinFET을 포함한 반도체 디바이스의 등각투영도이다.
도 1은 본 발명의 일부 실시형태에 따른 반도체 구조(100)의 등각투영도이다. 반도체 구조(100)는 FinFET을 포함한다. 반도체 구조(100)는 기판(102), 복수의 핀(104), 복수의 격리 구조(106) 및 게이트 구조(108)를 포함한다. 게이트 구조(108)는 각 핀(104)의 측벽 및 상부면 위에 배치된다. 핀(104)과 격리 구조(106)는 각각 상부면(114, 118)을 갖는다. 게이트 구조(108)는 게이트 유전체 구조(115)와 게이트 전극(117)을 포함한다. 일부 실시형태에서, 하나 이상의 추가의 층 또는 구조가 게이트 구조(108)에 포함될 수 있다(그러나 단순성 및 명확성을 위해 도시 생략되었다).
도 1은 게이트 전극(117)의 상부면에 배치된 하드 마스크(120)를 보이고 있다. 하드 마스크(120)는 예를 들면 에칭에 의해 게이트 구조(108)를 패터닝하기 위해 사용할 수 있다. 일부 실시형태에서, 하드 마스크(120)는 실리콘 질화물과 같은 유전체 물질을 포함한다. 도 1의 등각투영도는 게이트 구조(108)를 형성하기 위해 게이트 유전체 층 및 게이트 전극 층의 패터닝 공정(예를 들면, 에칭)이 수행된 후의 모습이다.
도 1에 도시된 복수의 핀(104)은 각각 1쌍의 소스/드레인(S/D) 단자를 포함하고, 소스 단자는 소스 영역(110S)이라고 부르고 드레인 단자는 드레인 영역(110D)이라고 부른다. 소스 및 드레인 영역(110S, 110D)은 상호교환 가능하고 핀(104)의 안, 위 및/또는 주위에 형성된다. 핀(104)의 채널 영역(112)은 게이트 구조(108) 아래에 있다. 게이트 구조(108)는 도 1에 도시된 것처럼 게이트 길이(L)와 게이트 폭([2×HF]+WF)을 갖는다. 일부 실시형태에서, 게이트 길이(L)는 약 10nm 내지 약 30nm의 범위 내이다. 일부 실시형태에서, 게이트 길이(L)는 약 3nm 내지 약 10nm의 범위 내이다. 일부 실시형태에서, 핀 폭(WF)은 약 6nm 내지 약 12nm의 범위 내이다. 일부 실시형태에서, 핀 폭(WF)은 약 4nm 내지 약 6nm의 범위 내이다. 일부 실시형태에 따라 핀 상부면(114)으로부터 게이트 구조(108)의 상부까지 측정한 게이트 구조(108)의 게이트 높이(HG)는 약 50nm 내지 약 80nm의 범위 내이다. 일부 실시형태에 따라 격리 구조 상부면(118)으로부터 핀 상부면(114)까지 측정한 핀(104)의 핀 높이(HF)는 약 5nm 내지 약 100nm의 범위 내이다.
기판(102)은 일부 실시형태에 따라 실리콘 기판일 수 있다. 일부 실시형태에서, 기판(102)은 (i) 게르마늄(Ge)과 같은 다른 반도체; (ii) 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 인듐 안티몬화물, 임의의 다른 적당한 물질 또는 이들의 임의 조합을 포함한 화합물 반도체; (iii) SiGe를 포함한 합금 반도체; 또는 (iv) 이들의 조합일 수 있다. 일부 실시형태에서, 기판(102)은 SOI 물질일 수 있다. 일부 실시형태에서, 기판(102)은 에피택셜 물질일 수 있다.
핀(104)은 (i) 실리콘(Si), 또는 게르마늄과 같은 다른 기본 반도체; (ii) 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 인듐 안티몬화물, 임의의 다른 적당한 물질 또는 이들의 임의 조합을 포함한 화합물 반도체; (iii) SiGe를 포함한 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 핀(104)은 포토리소그래피 공정 및 에칭 공정을 포함한 적당한 공정을 이용하여 제조될 수 있다. 포토리소그래피 공정은 기판 위에(예를 들면, 실리콘 층 위에) 포토레지스트 층을 형성하는 단계, 레지스트를 패턴에 노출시키는 단계, 노광 후 굽기 공정을 수행하는 단계, 및 상기 레지스트를 현상하여 레지스트를 포함한 마스킹 요소를 형성하는 단계를 포함할 수 있다. 상기 마스킹 요소는 그 다음에 에칭 공정에 의해 기판(102)에 리세스를 형성하여 돌출 핀을 만드는 동안 기판의 영역들을 보호하기 위해 사용될 수 있다. 리세스는 반응성 이온 에칭(reactive ion etch, RIE) 또는 임의의 다른 적당한 공정을 이용하여 에칭될 수 있다. 기판(102)에 핀(104)을 형성하기 위한 다른 많은 방법이 적당할 수 있다. 예를 들면, 핀(104)은 일부 실시형태에 따라서 에피택셜 물질을 포함할 수 있다.
격리 구조(106)는 인접 디바이스들 간에 전기적 분리를 제공하기 위해 사용될 수 있다. 예를 들면, 격리 구조(106)는 FinFET 디바이스들의 인접 핀(104)들 사이에 위치된다. 격리 구조(106)는 인접 핀들 사이의 리세스를 부분적으로 채울 수 있고, 실리콘 산화물, 스핀온 글래스, SiNx, 실리콘 산질화물, FSG, 로우-k 유전체 물질, 임의의 다른 적당한 절연 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 격리 구조(106)는 얕은 트렌치 격리(shallow trench isolation, STI) 구조일 수 있고, 기판(102)에서 트렌치를 에칭함으로써 형성된다. 트렌치는 절연 물질로 채워진 후 CMP 및 에치백 처리를 받을 수 있다. 격리 구조(106) 및/또는 핀(104)을 위한 다른 제조 기법도 가능하다. 격리 구조(106)는 하나 이상의 라이너 층을 가진 구조와 같은 다층 구조를 포함할 수 있다. 격리 구조(106)는 또한 갭 충진 물질에서 공극 및 심(seam)을 제거하기 위해 다단계 성막 및 트리트먼트 공정을 이용하여 향상된 갭 충진 층을 성막함으로써 형성될 수 있다.
게이트 구조(108)는 일부 실시형태에 따라 게이트 유전체 층(115), 게이트 전극(117), 스페이서 층 및/또는 하나 이상의 추가 층을 포함할 수 있다. 일부 실시형태에서, 게이트 구조(108)는 게이트 전극(117)으로서 폴리실리콘을 이용한다. 또한, 도 1에는 게이트 전극 구조(117)의 상부면에 배치된 하드 마스크(120)를 도시한다. 하드 마스크(120)는 예를 들면 게이트 구조(108)를 에칭에 의해 패터닝하기 위해 사용된다. 일부 실시형태에서, 하드 마스크(120)는 실리콘 질화물과 같은 유전체 물질을 포함한다.
비록 게이트 구조(108)가 게이트 전극(117)으로서 폴리실리콘 또는 비정질 실리콘을 이용하는 것으로 설명하지만, 게이트 구조(108)는 금속 게이트 구조의 교체 게이트 공정에서 형성되는 희생 게이트 구조일 수 있다. 금속 게이트 구조는 예를 들면 평면 디바이스 또는 FinFET 디바이스와 같은 반도체 디바이스의 임계 전압을 조정하기 위한 하나 이상의 n형 또는 p형 일함수 금속 층을 포함할 수 있다. 금속 게이트 구조에 포함될 수 있는 예시적인 p형 일함수 금속 층은 TiN, 탄탈 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 알루미늄(Al), 텅스텐 질화물(WN), 지르콘 디실리사이드(ZrSi2), 몰리브덴 디실리사이드(MoSi2), 탄탈 디실리사이드(TaSi2), 니켈 디실리사이드(NiSi2), 백금(Pt), 임의의 다른 적당한 p형 일함수 물질, 또는 이들의 조합이다. 금속 게이트 구조에 포함될 수 있는 예시적인 n형 일함수 금속 층은 Al, 티탄(Ti), 은(Ag), 탄탈 알루미늄(TaAl), 탄탈 알루미늄 탄소(TaAlC), 탄탈 알루미늄 질화물(TaAlN), 탄탈 탄화물(TaC), 탄탈 탄화물 질화물(TaCN), 탄탈 실리사이드 질화물(TaSiN), 망간(Mn), 지르콘(Zr), 임의의 다른 적당한 n형 일함수 물질, 또는 이들의 조합이다. 일함수는 일함수 층의 물질 조성과 연관된다. 따라서 일함수 층의 물질은 바람직한 임계 전압(Vth)이 각 영역에 형성된 디바이스에 의해 달성될 수 있도록 그 일함수를 조절하게끔 선택된다. 일함수 층은 CVD, PECVD, ALD, 임의의 다른 적당한 공정 또는 이들의 조합에 의해 성막될 수 있다.
충진 금속 층은 일함수 금속 층 위에 성막될 수 있다. 충진 금속 층은 희생 게이트 구조의 제거에 의해 형성된 트렌치 또는 개구의 나머지 부분을 충진한다. 충진 금속 층은 Al, W, 구리(Cu), 임의의 다른 적당한 물질, 또는 이들의 임의 조합을 포함할 수 있다. 충진 금속 층은 ALD, CVD, PVD, 도금, 임의의 다른 적당한 공정 또는 이들의 임의 조합에 의해 형성될 수 있다.
반도체 디바이스 구조(100)는 약하게 도핑된 드레인(LDD) 영역 및 도핑된 S/D 구조와 같은 다른 특징들을 형성하기 위해 추가의 처리가 필요할 수 있다. 용어 "LDD 영역"은 트랜지스터의 채널 영역과 트랜지스터의 S/D 영역들 중 적어도 하나 사이에 배치된 약하게 도핑된 영역을 설명하기 위해 사용된다. LDD 영역은 도핑에 의해 핀(104)에 형성될 수 있다. 도핑 공정에는 예를 들면 이온 주입을 이용할 수 있다. 또한, 다른 공정을 이용하여 LDD 영역을 도핑할 수 있다. 간단히 하기 위해, 반도체 디바이스 구조(100)의 다른 특징들을 형성하기 위한 다른 처리 동작들은 여기에서 설명하지 않는다.
도 2는 본 발명의 일부 실시형태에 따른 반도체 구조(200)의 단면도이다. 반도체 구조(200)는 기판(202), 유전체 층(204), 디바이스 층(206), 반도체 디바이스(208) 및 STI 영역(210)을 포함한다. 반도체 디바이스(208)는 디바이스 층(206) 위에 형성된다. STI 영역(210)은 반도체 디바이스(208)들 사이 및 유전체 층(204) 위에 형성될 수 있다. 하나 이상의 딥 격리 트렌치(212)가 반도체 구조(200)에 형성된다. 다른 구조가 반도체 구조(200)에 포함될 수 있지만, 단순성 및 명확성을 위해 도시하지 않았다.
전술한 기판(102)과 유사하게, 기판(202)은 일부 실시형태에 따라 실리콘 기판일 수 있다. 일부 실시형태에서, 기판(202)은 (i) 게르마늄(Ge)과 같은 다른 반도체; (ii) 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 인듐 안티몬화물, 임의의 다른 적당한 물질 또는 이들의 임의 조합을 포함한 화합물 반도체; (iii) SiGe를 포함한 합금 반도체; 또는 (iv) 이들의 조합일 수 있다. 일부 실시형태에서, 기판(202)은 SOI 물질의 실리콘 기판일 수 있다. 일부 실시형태에서, 기판(202)은 에피택셜 물질일 수 있다.
유전체 층(204)은 실리콘 산화물, 스핀온 글래스, 실리콘 질화물, 실리콘 산질화물, FSG, 로우-k 유전체 물질, 임의의 다른 적당한 절연 물질 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 유전체 층(204)은 또한 SOI 물질의 매몰 산화물(BOX) 층일 수 있다. BOX 층은 주입 산소에 의한 분리(separation by implanted oxygen, SIMOX), 웨이퍼 본딩, 임의의 다른 적당한 공정 또는 이들의 임의 조합과 같은 공정에 의해 형성될 수 있다.
디바이스 층(206)은 유전체 층(204) 위에 형성될 수 있고 다양한 반도체 디바이스를 형성하기 위해 사용될 수 있다. 디바이스 층(206)은 결정질 실리콘 또는 폴리실리콘일 수 있다. 일부 실시형태에서, 디바이스 층(206)은 다른 기본 반도체(예를 들면, 게르마늄) 또는 화합물 반도체(예를 들면, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물 또는 인듐 인화물)를 포함할 수 있다.
반도체 디바이스(208)는 디바이스 층(206) 위에 형성될 수 있다. 반도체 디바이스 층(208)은 CMOS 디바이스(예를 들면, NMOS 및/또는 PMOS 트랜지스터)와 같은 하나 이상의 집적 회로 디바이스(도시 생략)를 포함할 수 있다. 반도체 디바이스(208)는 또한 상호접속 층(예를 들면, 금속 선 및 비아) 및 층간 절연층(ILD)과 같은 트랜지스터와 연관된 회로를 포함할 수 있다. 일부 실시형태에서, 반도체 디바이스(208)는 RF 회로 및 디바이스일 수 있다. 일부 실시형태에서, 반도체 디바이스(208)는 FinFET 디바이스일 수 있다.
STI 영역(210)은 유전체 층(204) 위에 형성될 수 있고 반도체 디바이스(208)들 사이에 전기적 격리를 제공하기 위해 사용될 수 있다. STI 영역(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑 실리케이트 글래스(fluoride-doped silicate glass, FSG), 로우-k 유전체 물질, 임의의 다른 적당한 조성 또는 이들의 임의 조합과 같은 절연 물질을 이용하여 형성될 수 있다. STI 영역(210)은 CVD, 물리 기상 증착(PVD), 원자층 증착(ALD), 분자빔 에피택시(MBE), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 리모트 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 도금, 임의의 다른 적당한 공정 또는 이들의 조합과 같은 임의의 적당한 성막 공정을 이용하여 형성될 수 있다. 일부 실시형태에서, STI 영역(210)은 반도체 디바이스(208)를 형성하기 전에 형성되고 STI 영역(210) 및 디바이스 층(206)의 상부면이 평탄하게 되도록 평탄화 공정(예를 들면, 화학 기계 연마)을 이용하여 평탄화될 수 있다.
하나 이상의 딥 격리 트렌치(212)가 격리 구조의 후속 형성을 위한 개구를 제공하기 위해 반도체 디바이스(208)들 사이에 형성될 수 있다. 도 2에 도시된 것처럼, 각각의 딥 격리 트렌치(212)는 트렌치 구조의 상부 쪽으로 테이퍼질 수 있고, 이것은 바닥에 비하여 상부에서 더 좁은 개구를 갖는다. 예를 들면, 딥 격리 트렌치(212)는 STI 영역(210)의 상부면과 공면인 상부 개구 및 바닥면(213)을 포함한다. 딥 격리 트렌치(212)는 상부 개구의 폭이 바닥면(213)에서의 폭보다 작도록 형성될 수 있다. 일부 실시형태에서, 딥 격리 트렌치(212)는 평평한 바닥면(213)을 포함할 수 있다. 일부 실시형태에서, 바닥면(213)은 곡면이다. 일부 실시형태에서, 딥 격리 트렌치(212)의 측벽은 평평하거나 볼록면을 포함할 수 있다.
딥 격리 트렌치(212)를 형성하기 위해 포토리소그래피 및 에칭 공정을 포함한 복수의 공정을 이용할 수 있다. 포토리소그래피 공정은 STI 영역(210)을 형성하기 위해 사용된 STI 물질 위에 포토레지스트 층을 형성하는 단계, 포토레지스트 층을 패턴에 노출시키는 단계, 노광 후 굽기 공정을 수행하는 단계, 및 포토레지스트를 현상하여 포토레지스트를 포함한 마스킹 요소를 형성하는 단계를 포함할 수 있다. 에칭 공정은 딥 격리 트렌치가 상부 쪽으로 테이퍼질 수 있도록 기판(202), 유전체 층(204) 및 STI 영역(210)의 물질 조성에 기초하여 선택될 수 있다.
에칭 공정은 에칭 마스크로서 패턴화 마스킹 요소를 이용하여 층마다 수행될 수 있다. 예를 들면, 제1 에칭 공정은 STI 물질의 노출된 부분을 제거하여 STI 영역(210)을 형성하기 위해 사용될 수 있다. 제2 에칭 공정은 하부 유전체 층(204)의 노출된 부분을 제거하기 위해 사용될 수 있다. 제3 에칭 공정은 기판(202)의 노출된 부분을 제거하기 위해 사용될 수 있고, 이 에칭 공정은 기판(202) 내로의 명목 깊이가 달성될 때까지 계속할 수 있다. 딥 격리 트렌치(212)를 형성하기 위해 복수의 에칭 공정을 이용할 수 있다. 예를 들면, 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭, 임의의 다른 적당한 에칭 방법 또는 이들의 임의 조합 중의 하나 이상일 수 있다. 딥 격리 트렌치(212)를 형성하기 위한 에칭 공정은 산소 기반 플라즈마를 이용한 반응성 이온 에칭(RIE) 공정과 같은 프라즈마 공정일 수 있다. 일부 실시형태에서, RIE 에칭 공정은 질소, 사불화탄소(CF4), 임의의 다른 적당한 기체 또는 이들의 임의 조합과 같은 다른 에칭 가스를 포함할 수 있다. 일부 실시형태에서, 딥 RIE(DREI) 공정을 이용할 수 있다. 일부 실시형태에서, 임의의 적당한 플라즈마 에칭 공정을 이용할 수 있다. 일부 실시형태에서, 에칭 공정은 건식 에칭 공정 후 습식 에칭 공정의 조합일 수 있다. 추가의 적당한 동작이 딥 격리 트렌치(212)를 형성하기 위해 사용될 수 있다.
도 3은 본 발명의 일부 실시형태에 따른 반도체 구조(300)의 단면도이다. 반도체 구조(300)는 기판(202), 유전체 층(204), 디바이스 층(206), 반도체 디바이스(208), STI 영역(210), ILD 층(302), 딥 격리 구조(303) 및 에어 포켓(304)을 포함한다. 다른 구조가 반도체 구조(300)에 포함될 수 있지만, 단순성 및 명확성을 위해 도시하지 않았다.
ILD 층(302)은 도 2와 관련하여 위에서 설명한 반도체 구조(200) 위에 성막될 수 있다. ILD 층(302)은 딥 격리 구조(303)를 형성하기 위해 딥 격리 트렌치(212)를 부분적으로 충진할 수 있다. 딥 격리 구조(303)는 에어 포켓(304)과 유전체 부(305)를 포함할 수 있다. 도 3에 도시된 것처럼, 유전체 부(305)는 라이너 층으로서 이전에 형성된 딥 격리 트렌치(212)(도 2 참조)의 내부면을 따라 형성될 수 있고 트렌치의 상부에서 결합하여 에어 포켓(304)을 캡슐화한다.
ILD 층(302)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 불소 도핑 실리케이트 글래스(FSG), 로우-k 유전체 물질, 또는 이들의 임의 조합과 같은 임의의 적당한 물질을 포함할 수 있다. 일부 실시형태에서, ILD 층(302)은 2개 이상의 층에 의해 형성될 수 있다. 예를 들면, ILD 층(302)은 실리콘 산화물 층과 실리콘 질화물 층을 포함할 수 있다. 일부 실시형태에서, 실리콘 산화물 층의 두께와 실리콘 질화물 층의 두께는 다를 수 있다. 일부 실시형태에서, 실리콘 산화물 층의 두께와 실리콘 질화물 층의 두께는 실질적으로 동일할 수 있다. ILD 층(302)의 성막은 CVD, PVD, ALD, MBE, HDPCVD, MOCVD, RPCVD, PECVD, 도금 또는 이들의 조합과 같은 임의의 적당한 성막 공정에 의해 행하여질 수 있다.
딥 트렌치의 네가티브 경사 윤곽 때문에, 성막 공정의 이온 밀도는 도 2의 딥 격리 트렌치(212)의 바닥보다 상부 개구에서 더 크다. 그 결과, 트렌치의 상부에서의 성막률이 트렌치의 바닥 또는 측벽 표면에서의 성막률보다 더 크다. 상기 성막 공정은 딥 격리 트렌치(212)의 상부가 격리 물질로 폐쇄 또는 밀봉(예를 들면, 충분히 또는 완전히 성막)될 때까지 계속되고, 그 동안에 격리 물질 층이 상기 트렌치 내에 형성된다. 그러므로 성막 공정 후에, 격리 물질이 성막되지 않은 갭이 트렌치 내에 형성될 수 있다. 일부 실시형태에서, 상기 갭은 유전 상수가 ILD 층(302)의 유전 상수보다 낮을 수 있는 1인 공기의 포켓을 포함할 수 있다. 일부 실시형태에서, 상기 갭은 유전 상수가 낮은 다른 물질의 포켓을 포함할 수 있다. 예를 들면, 상기 갭은 불활성 기체와 같은 다른 유형의 기체, 또는 다공성 물질과 같은 적당한 물질을 포함할 수 있다. 일부 실시형태에서, ILD 층(302)은 도 3에 도시된 것처럼 반도체 디바이스(208)들의 위 및 그 사이에 또한 성막된다.
인접 반도체 디바이스들 사이에 형성된 딥 격리 구조(303)는 디바이스 누화를 감소시키고 노이즈 격리를 개선할 수 있다. 일부 실시형태에서, 딥 격리 구조(303)는 도 3에 도시된 것처럼 인접 디바이스들 사이에 형성되어 인접 디바이스들을 분리할 수 있다. 일부 실시형태에서, 딥 격리 구조(303)는 디바이스 또는 디바이스들의 그룹의 주위를 온통 둘러쌀 수 있다. 딥 격리 구조(303)는 구조의 평균 유전 상수를 감소시킴으로써 디바이스 누화를 감소시키고 노이즈 격리를 개선할 수 있다. 예를 들면, 딥 격리 구조(303)는 유전 상수가 1인 에어 포켓(304)을 포함할 수 있다. 더 높은 유전 상수를 가진 물질(예를 들면, 실리콘 산화물 또는 실리콘 질화물)만을 포함한 격리 구조와 비교할 때, 에어 포켓을 내포한 딥 격리 구조(303)는 더 낮은 평균 유전 상수를 제공할 수 있고, 이로써 디바이스들 간에 더 낮은 용량을 제공하고 노이즈 격리를 개선할 수 있다. 또한, 딥 격리 구조(303)는 상부 개구가 더 넓은 격리 구조보다 더 적은 기판 물질을 요구하고, 그러므로 딥 격리 구조(303)는 트렌치에 더 많은 노이즈 격리 물질을 성막하여 노이즈 격리를 개선할 수 있다. 일부 실시형태에서, 에어 포켓(304)은 기판(202), 유전체 층(204) 및 STI 영역(210)에 형성될 수 있다. 일부 실시형태에서, 딥 격리 구조(303) 내의 에어 포켓(304)의 더 큰 체적비는 평균 유전 상수를 더욱 감소시키고 더 큰 노이즈 격리 및/또는 더 큰 누화 감소를 제공할 수 있다. 에어 포켓(304)의 체적비의 최대치(즉, 딥 격리 구조 전체의 에어 포켓의 체적비)는 디바이스 필요성 및 제조 공정의 물리적 제한에 의해 결정될 수 있다. 예를 들면, 최대 체적비는 딥 격리 트렌치의 내부면을 따라 형성된 유전체 부분(305)의 기계적 강도가 에어 포켓(304)을 붕괴없이 기계적으로 지지할 수 있는지에 의해 결정될 수 있다. 일부 실시형태에서, 에어 포켓(304)의 체적과 딥 격리 구조(303)의 전체 체적 간의 비는 약 30% 내지 약 80%의 범위 내일 수 있다(예를 들면, 30%-80%). 일부 실시형태에서, 단일 에어 포켓(304)이 딥 격리 구조(303) 내에 형성된다. 일부 실시형태에서, 2개 이상의 에어 포켓이 딥 격리 구조(303) 내에 형성될 수 있다.
도 4는 본 발명의 일부 실시형태에 따른 반도체 구조(400)의 단면도이다. 반도체 구조(400)는 도 3과 관련하여 위에서 설명한 딥 격리 구조(303)의 상세도이다. 반도체 구조(400)는 기판(202), 유전체 층(204), STI 영역(210), ILD 층(302), 딥 격리 구조(303) 및 에어 포켓(304)을 포함한다. 다른 구조가 반도체 구조(400)에 포함될 수 있지만 단순성 및 명확성을 위해 도시하지 않았다.
도 4에 도시된 것처럼, 딥 격리 구조(303)는 상부에서 W1의 폭을 갖고 바닥면에서 W2의 폭을 갖는다. 일부 실시형태에서, W1의 폭은 약 250Å 내지 약 700Å(예를 들면, 250Å-700Å)의 범위 내일 수 있다. 일부 실시형태에서, W1의 폭은 기껏해야 1200Å일 수 있다. W2의 폭은 약 265Å 내지 약 1200Å(예를 들면, 265Å-1200Å)의 범위 내일 수 있다. 폭 W1과 W2 간의 비는 60% 내지 95%의 범위 내일 수 있다. 에어 포켓(304)의 폭은 딥 격리 트렌치 내의 다른 높이에서 측정될 수 있다. 예를 들면, 에어 포켓(304)의 폭 W3는 트렌치 깊이의 70%에서 측정하고 에어 포켓(304)의 폭 W4는 트렌치 깊이의 20%에서 측정할 수 있으며, W4에 대한 W3의 비는 5% 내기 30%의 범위 내일 수 있다. 일부 실시형태에서, W4는 W3보다 더 크다. 일부 실시형태에서, W4와 W3 간의 비는 50% 내지 80% 사이일 수 있다. 일부 실시형태에서, 에어 포켓의 체적과 딥 격리 구조(303)의 전체 체적 간의 비는 30% 내지 80%의 범위 내일 수 있다. 일부 실시형태에서, 딥 격리 구조(303)의 높이(H)는 약 300nm 내지 약 700nm의 범위 내일 수 있다. 일부 실시형태에서, 딥 격리 구조(303)의 종횡비는 4 이상일 수 있다.
일부 실시형태에서, 딥 격리 트렌치의 바닥 형상은 평면이다. 일부 실시형태에서, 딥 격리 트렌치의 바닥 형상은 곡면일 수 있다. 딥 격리 구조의 측벽과 STI 영역(210)의 상부면 간의 각도로서 규정되는 각도 α는 90°보다 클 수 있다. 일부 실시형태에서, 각도 α는 90°와 120° 사이일 수 있다. 딥 격리 구조의 측벽과 바닥면 간의 각도로서 규정되는 각도 β는 90°보다 작을 수 있다. 일부 실시형태에서, 각도 β는 65°와 90° 사이일 수 있다. 일부 실시형태에서, 에어 포켓(304)의 바닥면은 딥 격리 구조(303)의 바닥면의 윤곽(예를 들면, 곡률)을 따른다. 에어 포켓(304)의 측벽은 일부 실시형태에 따라서 평면일 수 있다. 에어 포켓 측벽은 볼록 형상을 또한 가질 수 있고, 이때 에어 포켓 측벽과 에어 포켓 바닥면 간의 각도는 각도 β의 ±10% 내일 수 있다.
도 5는 본 발명의 일부 실시형태에 따른 에어 포켓을 내포한 딥 격리 구조를 형성하는 예시적인 방법(500)의 흐름도이다. 여기에서의 설명에 기초하여, 방법(500)의 동작들은 다른 순서로 수행되거나 다르게 될 수 있다.
동작 502에서, 일부 실시형태에 따라서 디바이스들이 형성된 반도체 기판이 제공된다. 반도체 구조 및 디바이스들은 반도체 구조의 위 및/또는 내에 형성된다. 반도체 구조는 기판, 하나 이상의 에칭 스톱 층 및 하나 이상의 유전체 층을 포함할 수 있다. 반도체 구조는 필요에 따라 다른 층들을 또한 포함할 수 있다. 기판은 일부 실시형태에 따라서 실리콘 기판일 수 있다. 일부 실시형태에서, 기판은 (i) 게르마늄과 같은 다른 반도체; (ii) 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 인듐 안티몬화물, 임의의 다른 적당한 물질 또는 이들의 임의 조합을 포함한 화합물 반도체; (iii) SiGe를 포함한 합금 반도체; 또는 (iv) 이들의 조합일 수 있다. 일부 실시형태에서, 기판은 SOI일 수 있다. 일부 실시형태에서, 기판은 에피택셜 물질일 수 있다. 일부 실시형태에서, 기판은 에칭 스톱 층, 유전체 층, 비아, 상호접속부 또는 이들의 임의 조합과 같은 임의의 적당한 층/구조를 포함할 수 있다. 유전체 층은 실리콘 산화물, 스핀온 글래스, SiN, 실리콘 산질화물, FSG, 로우-k 유전체 물질, 임의의 다른 적당한 절연 물질 또는 이들의 임의 조합과 같은 유전체 물질을 포함한다. 유전체 층 성막은 임의의 적당한 공정에 의해 행하여질 수 있다. 일부 실시형태에서, 기판은 예를 들면 CMOS 회로, RF 회로 및 디바이스 등을 구성하는 복수의 트랜지스터를 포함한 처리된 집적 회로 웨이퍼를 또한 포함할 수 있다. 일부 실시형태에서, 트랜지스터, 다이오드, 커패시터, 저항기, 인덕터 등과 같은 능동 및 수동 디바이스들이 반도체 기판 위 및/또는 내에 형성될 수 있다. 일부 실시형태에서, 반도체 기판은 핀과 같은 융기된 특징들을 포함한다. 핀은 포토리소그래피 공정 및 에칭 공정을 포함한 적당한 공정을 이용하여 제조될 수 있다. 기판의 일 예는 도 1과 관련하여 설명한 기판(102)일 수 있다.
동작 504에서, 일부 실시형태에 따라서 기판을 에칭하여 상부 쪽으로 테이퍼진 딥 격리 트렌치를 형성한다. 하나 이상의 딥 격리 트렌치가 후속적인 격리 구조의 형성을 위한 개구를 제공하기 위해 반도체 디바이스들 간에 형성될 수 있다. 각각의 딥 격리 트렌치는 트렌치 구조의 상부 쪽으로 테이퍼질 수 있고, 트렌치 구조는 트렌치 바닥에서의 폭에 비하여 상부에서 더 좁은 개구를 갖는다. 일부 실시형태에서, 딥 격리 트렌치는 평평한 바닥 표면을 포함할 수 있다. 일부 실시형태에서, 바닥 표면은 곡면일 수 있다. 일부 실시형태에서, 도 2에서의 딥 격리 트렌치(212)와 같은 딥 격리 트렌치의 측벽은 평평하거나 볼록 표면일 수 있다. 딥 격리 트렌치를 형성하기 위해 포토리소그래피 공정 및 에칭 공정과 같은 공정들을 포함한 복수의 공정을 이용할 수 있다. 딥 격리 트렌치를 형성하기 위한 에칭 공정은 산소 기반 플라즈마를 이용한 RIE 공정과 같은 프라즈마 공정일 수 있다. 일부 실시형태에서, RIE 에칭 공정은 질소, 사불화탄소(CF4), 임의의 다른 적당한 기체 또는 이들의 임의 조합과 같은 다른 에칭 가스를 포함할 수 있다. 딥 격리 트렌치를 형성하기 위한 많은 다른 방법들이 또한 적당할 수 있다. 딥 격리 트렌치의 예는 도 2의 딥 격리 트렌치(212)일 수 있다.
동작 506에서, 일부 실시형태에 따라서 에어 포켓을 내장한 딥 격리 구조를 형성하기 위해 딥 격리 트렌치에 격리 물질을 성막한다. ILD 층이 도 2와 관련하여 위에서 설명한 구조 위에 성막될 수 있다. ILD 층은 딥 격리 구조를 형성하기 위해 딥 격리 트렌치를 부분적으로 충진할 수 있다. 딥 격리 구조는 에어 포켓과 유전체 부를 포함할 수 있다. 유전체 부는 라이너 층으로서 이전에 형성된 딥 격리 트렌치의 내부면을 따라 형성될 수 있고 트렌치의 상부에서 결합하여 에어 포켓을 캡슐화한다. ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 불소 도핑 실리케이트 글래스(FSG), 로우-k 유전체 물질, 또는 이들의 조합과 같은 임의의 적당한 물질을 포함할 수 있다. 일부 실시형태에서, ILD 층은 2개 이상의 층에 의해 형성될 수 있다. 딥 트렌치의 네가티브 경사 윤곽 때문에, 성막 공정의 이온 밀도는 딥 격리 트렌치의 바닥에서보다 상부 개구에서 더 크다. 그 결과, 트렌치의 상부에서의 성막률이 트렌치의 바닥 또는 측벽 표면에서의 성막률보다 더 크다. 그러므로 성막 공정 후에, 격리 물질이 성막되지 않은 갭이 트렌치 내에 형성될 수 있다. 일부 실시형태에서, 상기 갭은 유전 상수가 ILD 층의 유전 상수보다 낮을 수 있는 1인 공기의 포켓을 포함할 수 있다. 일부 실시형태에서, 상기 갭은 유전 상수가 낮은 다른 물질의 포켓을 포함할 수 있다. 예를 들면, 상기 갭은 다른 유형의 기체 또는 적당한 물질을 포함할 수 있다. 일부 실시형태에서, ILD 층은 반도체 디바이스들의 위 및 그 사이에 또한 성막된다. ILD 층 및 에어 포켓의 예는 각각 도 3에 도시된 것과 같은 ILD 층(302) 및 에어 포켓(304)일 수 있다.
본 발명에 따른 각종 실시형태는 디바이스 누화를 감소시키고 노이즈 격리를 개선한 반도체 구조 및 이 반도체 구조를 형성하는 방법을 제공한다. 네가티브 경사 딥 트렌치와 에어 포켓은 트렌치 내 및 인접 디바이스들 사이에 형성될 수 있다. 네가티브 경사 딥 트렌치와 에어 포켓은 특히 트렌치의 바닥에서 인접 디바이스들 간에 성막되는 격리 물질의 양을 증가시키는 것과 같은 이익을 제공하고, 그에 따라서 노이즈 격리 성능을 향상시킨다. 각각의 네가티브 경사 딥 트렌치는 반도체 구조의 복수의 층을 관통하여 연장하는 단일 에어 포켓을 포함할 수 있다. 또한, 단일 에어 포켓의 체적은 네가티브 경사 딥 트렌치의 전체 체적의 약 30% 내지 약 80%의 사이 내일 수 있다. 에어 포켓이 네가티브 경사 딥 트렌치 내에 형성되고 공기(유전 상수가 1만큼 낮음)와 같은 물질로 충진되기 때문에, 에어 포켓 구조는 인접 디바이스들 간의 물질의 평균 유전 상수를 더욱 감소시키고 디바이스 누화를 감소시킨다.
일부 실시형태에서, 반도체 구조는 상부면이 있는 기판과, 기판의 상부면에 형성된 제1 및 제2 디바이스를 포함한다. 반도체 구조는 또한 기판 내 및 상기 제1 디바이스와 제2 디바이스 사이에 형성된 딥 격리 구조를 포함한다. 딥 격리 구조는 상기 상부면에 형성되고 상부 폭을 가진 상부와 상기 상부 폭보다 더 큰 바닥 폭을 가진 바닥면을 포함한다.
일부 실시형태에서, 반도체 구조는 기판과 상기 기판에 형성된 제1 유전체 층을 포함한다. 반도체 구조는 또한 상기 제1 유전체 층 위에 형성된 제2층을 포함한다. 반도체 구조는 디바이스 층 위에 형성된 제1 및 제2 반도체 디바이스를 또한 포함한다. 복수의 격리 구조가 상기 기판과 제1 및 제2 유전체 층에 형성된다. 각각의 격리 구조는 상기 제2 유전체 층의 상부면에서 측정한 상부 폭을 포함한다. 반도체 구조는 격리 구조의 바닥면에서 측정한 바닥 폭을 또한 포함한다. 상기 상부 폭은 상기 바닥 폭보다 작다.
일부 실시형태에서, 반도체 디바이스를 형성하는 방법은 기판을 제공하는 단계 및 상기 기판 위에 제1 및 제2 디바이스를 형성하는 단계를 포함한다. 상기 방법은 또한 상기 기판 내 및 상기 제1 디바이스와 제2 디바이스 사이에 딥 트렌치를 에칭하는 단계를 포함한다. 딥 트렌치의 상부 개구는 딥 트렌치의 바닥면보다 더 좁다. 상기 방법은 상기 제1 디바이스와 제2 디바이스 사이 및 상기 복수의 딥 트렌치 내에 유전체 물질을 성막하는 단계를 또한 포함한다.
명세서의 요약 부분이 아닌 상세한 설명 부분은 특허 청구범위를 해석하는데 사용되는 것으로 의도된다는 점을 이해하여야 한다. 명세서의 요약 부분은 예상되는 모든 실시형태가 아닌 하나 이상의 예시적인 실시형태를 보인 것이고, 따라서 추가된 특허 청구범위로 제한하는 것으로 의도되지 않는다.
전술한 설명은 당업자가 본 발명의 각종 양태를 잘 이해할 수 있도록 몇 가지 실시형태의 특징들을 개시한다. 당업자라면 여기에서 소개한 실시형태의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 공정 및 구조의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자라면 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 및 추가된 특허 청구범위의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.
<부기>
1. 반도체 구조에 있어서,
상부면을 갖는 기판과;
상기 기판의 상기 상부면에 형성된 제1 디바이스 및 제2 디바이스와;
상기 기판 내 및 상기 제1 디바이스와 제2 디바이스 사이에 형성된 딥 격리 구조(deep isolation structure)
를 포함하고, 상기 딥 격리 구조는,
상기 상부면에 형성되고 상부 폭을 가진 상부와;
상기 상부 폭보다 더 큰 바닥 폭을 가진 바닥면
을 포함한 것인 반도체 구조.
2. 제1항에 있어서, 상기 상부 폭은 상기 기판의 상기 상부면에서 측정된 것인 반도체 구조.
3. 제1항에 있어서, 상기 기판은 SOI(silicon-on-insulator) 기판을 포함한 것인 반도체 구조.
4. 제1항에 있어서, 상기 딥 격리 구조는 측벽을 포함하고, 상기 측벽과 상기 기판의 상기 상부면 사이의 제1 각은 90°보다 큰 것인 반도체 구조.
5. 제4항에 있어서, 상기 측벽과 상기 바닥면 사이의 제2 각은 90°보다 작은 것인 반도체 구조.
6. 제1항에 있어서, 상기 상부 폭과 상기 바닥 폭 사이의 비는 0.6과 0.95 사이인 것인 반도체 구조.
7. 제1항에 있어서, 상기 딥 격리 구조는 유전체 물질 구조를 더 포함한 것인 반도체 구조.
8. 제1항에 있어서, 상기 딥 격리 구조는 에어 포켓을 더 포함한 것인 반도체 구조.
9. 제8항에 있어서, 상기 에어 포켓의 체적은 상기 딥 격리 구조의 전체 체적의 약 30% 내지 80% 사이인 것인 반도체 구조.
10. 제8항에 있어서, 상기 에어 포켓은 상기 딥 격리 구조의 바닥면과 동일한 윤곽을 가진 다른 하나의 바닥면을 포함한 것인 반도체 구조.
11. 반도체 구조에 있어서,
기판과;
상기 기판 상에 형성된 제1 유전체 층과;
상기 제1 유전체 층 상에 형성된 제2 유전체층과;
상기 제2 유전체층 상에 형성된 디바이스 층
상기 디바이스 층 상에 형성된 제1 및 제2 반도체 디바이스와;
상기 기판과 상기 제1 및 제2 유전체 층에 형성된 복수의 격리(isolation) 구조
를 포함하고, 각각의 격리 구조는,
상기 제2 유전체 층의 상부면에서 측정된 상부 폭과;
상기 격리 구조의 바닥면에서 측정된 바닥 폭
을 포함하며, 상기 상부 폭은 상기 바닥 폭보다 작은 것인 반도체 구조.
12. 제11항에 있어서, 상기 각각의 격리 구조는, 제1 유전 상수를 가진 제1 물질을 포함한 제1 부분과, 제2 유전 상수를 가진 제2 물질을 포함한 제2 부분을 더 포함한 것인 반도체 구조.
13. 제12항에 있어서, 상기 제1 유전 상수는 로우-k 유전 상수인 것인 반도체 구조.
14. 제12항에 있어서, 상기 제1 유전 상수는 상기 제2 유전 상수보다 더 큰 것인 반도체 구조.
15. 제13항에 있어서, 상기 제2 유전 상수는 약 1인 것인 반도체 구조.
16. 반도체 디바이스를 형성하는 방법에 있어서,
기판을 제공하는 단계와;
상기 기판 상에 제1 디바이스 및 제2 디바이스를 형성하는 단계와;
상기 기판 내에 그리고 상기 제1 디바이스와 제2 디바이스 사이에 딥 트렌치- 상기 딥 트렌치의 상부 개구는 상기 딥 트렌치의 바닥면보다 더 좁음 -를 에칭하는 단계와;
상기 제1 디바이스와 제2 디바이스 사이 및 상기 딥 트렌치 내에 유전체 물질을 성막하는(deposit) 단계
를 포함한 반도체 디바이스 형성 방법.
17. 제16항에 있어서, 상기 에칭하는 단계는, 상기 기판의 하나 이상의 유전체 층을 에칭하는 단계를 포함한 것인 반도체 디바이스 형성 방법.
18. 제16항에 있어서, 상기 성막하는 단계는, 상기 유전체 물질을 이용하여 상기 딥 트렌치 내에 에어 포켓을 형성하는 단계를 포함한 것인 반도체 디바이스 형성 방법.
19. 제16항에 있어서, 상기 성막하는 단계는, 물리 기상 성막법을 이용하여 상기 유전체 물질을 성막하는 단계를 포함한 것인 반도체 디바이스 형성 방법.
20. 제16항에 있어서, 상기 에칭하는 단계는, 습식 화학 에칭법을 이용하여 상기 딥 트렌치를 에칭하는 단계를 포함한 것인 반도체 디바이스 형성 방법.

Claims (10)

  1. 반도체 구조에 있어서,
    상부면을 갖는 기판;
    상기 기판의 상기 상부면 상에 형성된 제1 디바이스 및 제2 디바이스; 및
    상기 기판 내 및 상기 제1 디바이스와 상기 제2 디바이스 사이에 형성된 복수의 딥 격리 구조(deep isolation structure)
    를 포함하고, 상기 복수의 딥 격리 구조 중의 딥 격리 구조는,
    상기 상부면에 형성되고 상부 폭을 가진 상부;
    상기 상부 폭보다 더 큰 바닥 폭을 가진 바닥면; 및
    상기 반도체 구조의 복수의 층을 관통하여 연장하는 에어 포켓
    을 포함하는 것인 반도체 구조.
  2. 제1항에 있어서, 상기 상부 폭은 상기 기판의 상기 상부면에서 측정되는 것인 반도체 구조.
  3. 제1항에 있어서, 상기 기판은 SOI(silicon-on-insulator) 기판을 포함하는 것인 반도체 구조.
  4. 제1항에 있어서, 상기 딥 격리 구조는 측벽을 포함하고, 상기 측벽과 상기 기판의 상기 상부면 사이의 제1 각은 90°보다 큰 것인 반도체 구조.
  5. 제1항에 있어서, 상기 상부 폭과 상기 바닥 폭 사이의 비는 0.6과 0.95 사이인 것인 반도체 구조.
  6. 제1항에 있어서, 상기 딥 격리 구조는 유전체 물질 구조를 더 포함하는 것인 반도체 구조.
  7. 제1항에 있어서, 상기 에어 포켓은 상기 딥 격리 구조의 바닥면과 동일한 윤곽을 가진 다른 하나의 바닥면을 포함하는 것인 반도체 구조.
  8. 반도체 구조에 있어서,
    기판;
    상기 기판 상에 형성된 제1 유전체 층;
    상기 제1 유전체 층 상에 형성되고 상부면 및 바닥면을 포함하는 제2 유전체층;
    상기 제2 유전체층 상의 디바이스 층;
    상기 디바이스 층 상에 형성된 제1 반도체 디바이스 및 제2 반도체 디바이스; 및
    상기 기판과 상기 제1 유전체 층 및 상기 제2 유전체 층 내에 형성된 복수의 격리(isolation) 구조
    를 포함하고, 각각의 격리 구조는,
    상기 제2 유전체 층의 상기 상부면에서 측정된 상부 폭;
    상기 격리 구조의 바닥면에서 측정된 바닥 폭 - 상기 상부 폭은 상기 바닥 폭보다 작음 - ; 및
    상기 반도체 구조의 복수의 층을 관통하여 연장하는 에어 포켓
    을 포함하는 것인 반도체 구조.
  9. 제8항에 있어서, 상기 각각의 격리 구조는, 제1 유전 상수를 가진 제1 물질을 포함하는 제1 부분과, 제2 유전 상수를 가진 제2 물질을 포함하는 제2 부분을 더 포함하는 것인 반도체 구조.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 상에 제1 디바이스 및 제2 디바이스를 형성하는 단계;
    상기 기판 내에 그리고 상기 제1 디바이스와 상기 제2 디바이스 사이에 3개 이상의 딥 트렌치 - 상기 3개 이상의 딥 트렌치 중 적어도 하나의 딥 트렌치의 상부 개구는 상기 딥 트렌치의 바닥면보다 더 좁음 - 를 에칭하는 단계; 및
    상기 제1 디바이스와 상기 제2 디바이스 사이 및 상기 적어도 하나의 딥 트렌치 내에 유전체 물질을 성막(deposit)하는 단계
    를 포함하고,
    상기 성막하는 단계는, 상기 반도체 디바이스의 복수의 층을 관통하여 연장하는 에어 포켓을 형성하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
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