TW202331809A - 半導體裝置 - Google Patents

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申東石
劉賢琯
金錫勳
朴判貴
金容丞
金正澤
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Abstract

本發明提供一種半導體裝置，包含：主動圖案，包含在第一方向上延伸的下部圖案及在第二方向上與下部圖案間隔開的多個片圖案；閘極結構，位於下部圖案上包含閘極絕緣層、閘極間隔件以及在垂直於第一方向的第三方向上延伸的閘極電極；源極/汲極圖案，位於下部圖案上且與片圖案及閘極絕緣層中的各者接觸；以及第一蝕刻阻擋圖案，位於閘極間隔件與源極/汲極圖案之間。閘極間隔件包含面向閘極電極且在第三方向上延伸的內側壁，及在第一方向上自內側壁延伸的連接側壁。源極/汲極圖案包含位於半導體襯裡層上的半導體填充層，半導體襯裡層與片圖案接觸且包含自閘極間隔件的連接側壁延伸的小面表面。第一蝕刻阻擋圖案與半導體襯裡層的小面表面及連接側壁接觸。

Description

半導體裝置
本揭露是關於一種半導體裝置及其製造方法，且更特定言之，是關於一種包含多橋通道場效電晶體（multi-bridge channel field effect transistor；MBCFET™）及其製造方法。 相關申請案的交叉參考
本申請案主張2022年1月21日在韓國智慧財產局申請的韓國專利申請案第10-2022-0009280號及2022年3月14日申請的第10-2022-0031447號的優先權以及其產生的所有權益，所述申請案的全部內容以引用的方式併入本文中。
作為用於增加半導體裝置的密度的縮放技術，已經提出了多閘極電晶體。在多閘極電晶體中，具有鰭片或奈米線形狀的多通道主動圖案（或矽體）可形成於基底上，且閘極可形成於多通道主動圖案的表面上。
此類多閘極電晶體可具有三維通道，且因此其可更易於執行縮放。另外，可在不增加多閘極電晶體的閘極長度的情況下改良電流控制能力。此外，可有效地抑制短通道效應（short channel effect；SCE）（其中通道區的電位受汲極電壓影響）。
本揭露的態樣提供一種能夠改良元件效能及可靠性的半導體裝置。
本揭露的態樣亦提供一種用於製造能夠改良元件的效能及可靠性的半導體裝置的方法。
然而，本揭露的態樣不限於本文中所闡述的彼等態樣。藉由參考下文給出的本揭露的詳細描述，本揭露的上述及其他態樣對於本揭露涉及的所屬領域中具通常知識者而言將變得更顯而易見。
根據本揭露的態樣，一種半導體裝置包括：主動圖案，包含在第一方向上延伸的下部圖案及在第二方向上與下部圖案間隔開的多個片圖案；閘極結構，位於下部圖案上且包含閘極絕緣層、閘極電極以及閘極間隔件，閘極電極在垂直於第一方向的第三方向上延伸；源極/汲極圖案，位於下部圖案上且與片圖案及閘極絕緣層接觸；以及第一蝕刻阻擋圖案，位於閘極間隔件與源極/汲極圖案之間，其中閘極間隔件包含面向閘極電極且在第三方向上延伸的內側壁，及在第一方向上自閘極間隔件的內側壁延伸的連接側壁，源極/汲極圖案包含半導體襯裡層及位於半導體襯裡層上的半導體填充層，半導體襯裡層與片圖案接觸，且包含自閘極間隔件的連接側壁延伸的小面表面，且第一蝕刻阻擋圖案與半導體襯裡層的小面表面及閘極間隔件的連接側壁接觸。
根據本揭露的另一態樣，一種半導體裝置包括：主動圖案，包含在第一方向上延伸的下部圖案及在第二方向上與下部圖案間隔開的多個片圖案；閘極結構，位於下部圖案上且包含閘極絕緣層、閘極電極以及閘極間隔件，閘極電極在垂直於第一方向的第三方向上延伸；以及源極/汲極圖案，位於下部圖案上且與片圖案及閘極絕緣層接觸，其中源極/汲極圖案包含半導體襯裡層及位於半導體襯裡層上且與半導體襯裡層接觸的半導體填充層，半導體襯裡層與片圖案接觸，且包含自閘極間隔件延伸的小面表面，且在片圖案中的一者水平下的平面圖中，包括半導體襯裡層在第三方向上的最大寬度的第一寬度大於半導體襯裡層與半導體填充層之間的界面在第三方向上的第二寬度。
根據本揭露的再另一態樣，一種半導體裝置包括：第一主動圖案，包含在第一方向上延伸的第一下部圖案及在第二方向上與第一下部圖案間隔開的多個第一片圖案；第一閘極結構，位於第一下部圖案上且包括第一閘極絕緣層、第一閘極電極以及第一閘極間隔件，第一閘極電極在垂直於第一方向的第三方向上延伸；第二主動圖案，包括在第一方向上延伸的第二下部圖案及在第二方向上與第二下部圖案間隔開的多個第二片圖案，第二下部圖案的上部表面在第三方向上的寬度小於第一下部圖案的上部表面在第三方向上的寬度；第二閘極結構，位於第二下部圖案上且包含第二閘極絕緣層、第二閘極電極以及第二閘極間隔件，第二閘極電極在第三方向上延伸；第一源極/汲極圖案，位於第一下部圖案上且與第一片圖案及第一閘極絕緣層接觸；第二源極/汲極圖案，位於第二下部圖案上且與第二片圖案及第二閘極絕緣層接觸；以及第一蝕刻阻擋圖案，位於第一閘極間隔件與第一源極/汲極圖案之間，其中第一閘極間隔件包含面向第一閘極電極且在第三方向上延伸的內側壁及在第一方向上自第一閘極間隔件的內側壁延伸的連接側壁，第一源極/汲極圖案包含半導體襯裡層及位於半導體襯裡層上的半導體填充層，半導體襯裡層與第一片圖案接觸，且包含自第一閘極間隔件的連接側壁延伸的小面表面，且第一蝕刻阻擋圖案與半導體襯裡層的小面表面及第一閘極間隔件的連接側壁接觸。
根據一些實施例的半導體裝置可包含穿隧場效電晶體（tunneling field effect transistor；FET）、三維（three-dimensional；3D）FET或基於二維材料的FET以及其異質結構。另外，根據一些實施例的半導體裝置可包含雙極接面電晶體、橫向雙擴散金屬氧化物半導體（lateral double-diffused metal oxide semiconductor；LDMOS）電晶體或類似者。
將參考圖1至圖8描述根據一些實施例的半導體裝置。
圖1為用於描述根據一些實施例的半導體裝置的說明性平面圖。圖2及圖3分別為沿著圖1的線A-A及線B-B截取的橫截面圖。圖4為用於描述圖2的第一片圖案的形狀的圖。圖5為沿著圖2的線C-C截取且自上方查看的平面圖。圖6為沿著圖2的線D-D截取且自上方查看的平面圖。圖7為圖2的區P的放大圖。圖8為圖5的部分Q的放大圖。
用於參考，圖1示意性示出除第一閘極絕緣層130、蝕刻終止層185、層間絕緣層190、佈線結構205以及類似者之外的半導體裝置。
參考圖1至圖8，根據一些實施例的半導體裝置可包含第一主動圖案AP1、多個第一閘極結構GS1、第一源極/汲極圖案150以及第一側蝕刻阻擋圖案160。術語「第一」、「第二」、「第三」等在本文中可僅用於將一個元件與另一元件區分開。
基底100可為塊狀矽或絕緣體上矽（silicon-on-insulator；SOI）。替代地，基底100可為矽基底或可包含其他材料，諸如矽鍺、絕緣體上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵，但不限於此。
第一主動圖案AP1可安置於基底100上。第一主動圖案AP1可在第一方向D1上延伸。作為實例，第一主動圖案AP1可安置於其中形成P通道金屬氧化物半導體（P-channel metal oxide semiconductor；PMOS）的區中。作為另一實例，第一主動圖案AP1可安置於其中形成N通道金屬氧化物半導體（N-channel metal oxide semiconductor；NMOS）的區中。在以下描述中，將描述第一主動圖案AP1安置於其中形成PMOS的區中。
第一主動圖案AP1可為多通道主動圖案。第一主動圖案AP1可包含第一下部圖案BP1及多個第一片圖案NS1。第一下部圖案BP1可自基底100突出。第一下部圖案BP1可在第一方向D1上延伸。
多個第一片圖案NS1可安置於第一下部圖案的上部表面BP1_US上。多個第一片圖案NS1可在第三方向D3上與第一下部圖案BP1間隔開。各別第一片圖案NS1可在第三方向D3上彼此間隔開。
第一片圖案NS1中的各者可包含上部表面NS1_US及下部表面NS1_BS。第一片圖案的上部表面NS1_US為在第三方向D3上與第一片圖案的下部表面NS1_BS相對的表面。第一片圖案NS1中的各者可包含在第一方向D1上彼此相對的第一側壁NS1_SW1及在第二方向D2上彼此相對的第二側壁NS1_SW2。第三方向D3可為與第一方向D1及第二方向D2交叉的方向。舉例而言，第三方向D3可為基底100的厚度方向。第一方向D1可為與第二方向D2交叉的方向。
第一片圖案的上部表面NS1_US及第一片圖案的下部表面NS1_BS可藉由第一片圖案的第一側壁NS1_SW1及第一片圖案的第二側壁NS1_SW2彼此連接。第一片圖案的第一側壁NS1_SW1連接至稍後將描述的第一源極/汲極圖案150且與其接觸。描述為「與……接觸」的元件可包含在其間直接接觸。描述為「直接」接觸或「直接」在……上或連接的元件在其間不具有介入元件。第一片圖案的第一側壁NS1_SW1可包含第一片圖案NS1的末端。舉例而言，第一片圖案NS1的末端可定位於第一片圖案的上部表面NS1_US與第一片圖案的下部表面NS1_BS之間的中心線處，但不限於此。
已示出三個第一片圖案NS1安置於第三方向D3上，但此僅出於方便解釋起見，且本揭露不限於此。
第一下部圖案BP1可藉由蝕刻基底100的一部分形成，且可包含自基底100生長的磊晶層。第一下部圖案BP1可包含矽或鍺，其為元素半導體材料。另外，下部圖案BP1可包含化合物半導體，例如IV-IV族化合物半導體或III-V族化合物半導體。
IV-IV族化合物半導體可為例如包含碳（C）、矽（Si）、鍺（Ge）以及錫（Sn）中的兩者或大於兩者的二元化合物或三元化合物，或為藉由將碳（C）、矽（Si）、鍺（Ge）以及錫（Sn）與IV族元素摻雜而獲得的化合物。
III-V族化合物半導體可為例如藉由將作為III族元素的鋁（Al）、鎵（Ga）以及銦（In）中的至少一者與作為V族元素的磷（P）、砷（As）以及銻（Sb）中的一者彼此組合而形成的二元化合物、三元化合物或四價化合物中的一者。
第一片圖案NS1可包含矽或鍺中的一者，其為元素半導體材料、IV-IV族化合物半導體或III-V族化合物半導體。第一片圖案NS1中的各者可包含與第一下部圖案BP1相同的材料或包含與第一下部圖案BP1的材料不同的材料。
在根據一些實施例的半導體裝置中，第一下部圖案BP1可為包含矽的矽下部圖案，且第一片圖案NS1可為包含矽的矽片圖案。
第一片圖案NS1在第二方向D2上的寬度可與第一下部圖案BP1在第二方向D2上的寬度成比例增大或減小。已藉由實例的方式示出在第三方向D3上堆疊的第一片圖案NS1在第二方向上的寬度彼此相同，但此僅出於方便解釋起見，且本揭露不限於此。與圖式中所示出的不同，隨著第一片圖案NS1變得遠離第一下部圖案BP1，在第三方向D3上堆疊的第一片圖案NS1在第二方向D2上的寬度可減小。
場絕緣層105可形成於基底100上。場絕緣層105可安置於第一下部圖案BP1的側壁上。場絕緣層105不安置於第一下部圖案的上部表面BP1_US上。
作為實例，場絕緣層105可完全覆蓋第一下部圖案BP1的側壁。與圖式中所示出的不同，場絕緣層105可覆蓋第一下部圖案BP1的側壁的部分。在此情況下，第一下部圖案BP1的部分可在第三方向D3上突出超過場絕緣層105的上部表面。
第一片圖案NS1中的各者安置於高於場絕緣層105的上部表面的各別水平處。場絕緣層105可包含例如氧化物層、氮化物層、氮氧化物層或其組合。已示出場絕緣層105為單一層，但此僅出於方便解釋起見，且本揭露不限於此。
多個第一閘極結構GS1可安置於基底100上。第一閘極結構GS1中的各者可在第二方向D2上延伸。第一閘極結構GS1可安置成在第一方向D1上彼此間隔開。第一閘極結構GS1可在第一方向D1上彼此鄰近。舉例而言，第一閘極結構GS1可在第一方向D1上安置於第一源極/汲極圖案150的兩側上。
第一閘極結構GS1可安置於第一主動圖案AP1上。第一閘極結構GS1可與第一主動圖案AP1交叉。第一閘極結構GS1可與第一下部圖案BP1交叉。第一閘極結構GS1可包圍第一片圖案NS1中的各者。第一閘極結構GS1可包含例如第一閘極電極120、第一閘極絕緣層130、第一閘極間隔件140以及第一閘極封蓋圖案145。
第一閘極結構GS1可包含安置於在第三方向D3上彼此鄰近的第一片圖案NS1之間及第一下部圖案BP1與第一片圖案NS1之間的多個內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1。內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1可安置於第一下部圖案的上部表面BP1_US與第一最下部片圖案的下部表面NS1_BS之間及在第三方向D3上面向彼此的第一片圖案的上部表面NS1_US與第一片圖案的下部表面NS1_BS之間。舉例而言，內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1的數目可與第一片圖案NS1的數目相同。
內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1與第一下部圖案的上部表面BP1_US、第一片圖案的上部表面NS1_US以及第一片圖案的下部表面NS1_BS接觸。內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1可與稍後將描述的第一源極/汲極圖案150直接接觸。
第一閘極結構GS1可包含第一內部閘極結構INT1_GS1、第二內部閘極結構INT2_GS1以及第三內部閘極結構INT3_GS1。第一內部閘極結構INT1_GS1、第二內部閘極結構INT2_GS1以及第三內部閘極結構INT3_GS1可依序安置於第一下部圖案BP1上。
第三內部閘極結構INT3_GS1可安置於第一下部圖案BP1與第一片圖案NS1之間。第三內部閘極結構INT3_GS1可安置於內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1當中的最下部部分處。第三內部閘極結構INT3_GS1可為最下部內部閘極結構。
第一內部閘極結構INT1_GS1及第二內部閘極結構INT2_GS1可安置於在第三方向D3上彼此鄰近的第一片圖案NS1之間。第一內部閘極結構INT1_GS1可安置於內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1當中的最上部部分處。第一內部閘極結構INT1_GS1可為最上部內部閘極結構。第二內部閘極結構INT2_GS1安置於第一內部閘極結構INT1_GS1與第三內部閘極結構INT3_GS1之間。
內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1包含安置於彼此鄰近的第一片圖案NS1之間及第一下部圖案BP1與第一片圖案NS1之間的第一閘極電極120及第一閘極絕緣層130。
作為實例，第一內部閘極結構INT1_GS1在第一方向D1上的寬度可與第二內部閘極結構INT2_GS1在第一方向D1上的寬度相同。第三內部閘極結構INT3_GS1在第一方向D1上的寬度可與第二內部閘極結構INT2_GS1在第一方向D1上的寬度相同。
作為另一實例，第三內部閘極結構INT3_GS1在第一方向D1上的寬度可大於第二內部閘極結構INT2_GS1在第一方向D1上的寬度。第一內部閘極結構INT1_GS1在第一方向D1上的寬度可與第二內部閘極結構INT2_GS1在第一方向D1上的寬度相同。
以第二內部閘極結構INT2_GS1作為實例，第二內部閘極結構INT2_GS1的寬度可在第三方向D3上面向彼此的第一片圖案的上部表面NS1_US與第一片圖案的下部表面NS1_BS之間的中間量測。
用於參考，第二內部閘極結構INT2_GS1的水平（亦即，相對於基底100或其他參考特徵的高度）下的平面圖在圖5中示出。第一片圖案NS1當中的最鄰近於第一下部圖案BP1的第一最下部片圖案NS1的水平下的平面圖在圖6中示出。儘管圖式中未示出，但當排除其中形成第一源極/汲極觸點180的一部分時，其他內部閘極結構INT1_GS1及內部閘極結構INT3_GS1的水平下的平面圖可類似於圖5。儘管圖式中未示出，但當排除其中形成第一源極/汲極觸點180的部分時，其他第一片圖案NS1的水平下的平面圖可類似於圖6。
第一閘極電極120可安置於第一下部圖案BP1上。第一閘極電極120可與第一下部圖案BP1交叉。第一閘極電極120可包圍第一片圖案NS1。第一閘極電極120的部分可安置於彼此鄰近的第一片圖案NS1之間及第一下部圖案BP1與第一片圖案NS1之間。
第一閘極電極120可包含以下中的至少一者：金屬、金屬合金、導電金屬氮化物、金屬矽化物、摻雜半導體材料、導電金屬氧化物以及導電金屬氮氧化物。第一閘極電極120可包含例如以下中的至少一者：氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）以及其組合，但不限於此。導電金屬氧化物及導電金屬氮氧化物可包含上文所描述的材料的氧化形式，但不限於此。
第一閘極電極120可安置於稍後將描述的第一源極/汲極圖案150的兩側上。第一閘極結構GS1可在第一方向D1上安置於第一源極/汲極圖案150的兩側上。
作為實例，安置於第一源極/汲極圖案150的兩側上的第一閘極電極120的兩者可為用作電晶體的閘極的正常閘極電極。作為另一實例，安置於第一源極/汲極圖案150的一側上的第一閘極電極120可用作電晶體的閘極，但安置於第一源極/汲極圖案150的另一側上的第一閘極電極120可為虛設閘極電極。
第一閘極絕緣層130可沿著場絕緣層105的上部表面及第一下部圖案的上部表面BP1_US延伸。第一閘極絕緣層130可包圍多個第一片圖案NS1。第一閘極絕緣層130可沿著第一片圖案NS1的周邊安置。第一閘極電極120安置於第一閘極絕緣層130上。第一閘極絕緣層130安置於第一閘極電極120與第一片圖案NS1之間。第一閘極絕緣層130的部分可安置於在第三方向D3上彼此鄰近的第一片圖案NS1之間及第一下部圖案BP1與第一片圖案NS1之間。
第一閘極絕緣層130可包含氧化矽、氧化矽-鍺、氧化鍺、氮氧化矽、氮化矽或介電常數大於氧化矽的介電常數的高k材料。高k材料可包含例如以下中的一或多者：氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭或鈮酸鉛鋅。
已示出第一閘極絕緣層130為單一層，但此僅出於方便解釋起見，且本揭露不限於此。第一閘極絕緣層130可包含多個層。第一閘極絕緣層130可包含安置於第一片圖案NS1與第一閘極電極120之間的界面層以及高k絕緣層。
根據一些實施例的半導體裝置可包含使用負電容器的負電容（negative capacitance；NC）FET。舉例而言，第一閘極絕緣層130可包含具有鐵電特性的鐵電材料層及具有順電特性的順電材料層。
鐵電材料層可具有負電容，且順電材料層可具有正電容。舉例而言，當兩個或大於兩個電容器彼此串聯連接且各別電容器的電容具有正值時，總電容與各個別電容器的電容相比減小。另一方面，當彼此串聯連接的兩個或大於兩個電容器的電容中的至少一者具有負值時，總電容可具有正值且大於各個別電容的絕對值。
當具有負電容的鐵電材料層及具有正電容的順電材料層彼此串聯連接時，彼此串聯連接的鐵電材料層及順電材料層的總電容值可增大。使用總電容值的增大，包含鐵電材料層的電晶體在室溫下可具有小於60毫伏/十進位的亞臨限值擺幅（subthreshold swing；SS）。
鐵電材料層可具有鐵電特性。鐵電材料層可包含例如以下中的至少一者：氧化鉿、氧化鉿鋯、氧化鋇鍶鈦、氧化鋇鈦以及氧化鉛鋯鈦。此處，作為實例，氧化鉿鋯可為藉由將氧化鉿與鋯（Zr）摻雜而獲得的材料。作為另一實例，氧化鉿鋯可為鉿（Hf）、鋯（Zr）以及氧（O）的化合物。
鐵電材料層可更包含摻雜劑。舉例而言，摻雜劑可包含以下中的至少一者：鋁（Al）、鈦（Ti）、鈮（Nb）、鑭（La）、釔（Y）、鎂（Mg）、矽（Si）、鈣（Ca）、鈰（Ce）、鏑（Dy）、鉺（Er）、釓（Gd）、鍺（Ge）、鈧（Sc）、鍶（Sr）以及錫（Sn）。鐵電材料層中所包含的摻雜劑的類型可取決於鐵電材料層中所包含的鐵電材料的類型而改變。
當鐵電材料層包含氧化鉿時，鐵電材料層中所包含的摻雜劑可包含例如以下中的至少一者：釓（Gd）、矽（Si）、鋯（Zr）、鋁（Al）以及釔（Y）。
當摻雜劑為鋁（Al）時，鐵電材料層可包含3原子%至8原子%（atomic %；at%）的鋁。此處，摻雜劑的比率可為鋁與鉿及鋁的總和的比率。
當摻雜劑為矽（Si）時，鐵電材料層可包含2原子%至10原子%的矽。當摻雜劑為釔（Y）時，鐵電材料層可包含2原子%至10原子%的釔。當摻雜劑為釓（Gd）時，鐵電材料層可包含1原子%至7原子%的釓。當摻雜劑為鋯（Zr）時，鐵電材料層可包含50原子%至80原子%的鋯。
順電材料層可具有順電特性。順電材料層可包含例如氧化矽及具有高介電常數的金屬氧化物中的至少一者。順電材料層中所包含的金屬氧化物可包含例如氧化鉿、氧化鋯及氧化鋁中的至少一者，但不限於此。
鐵電材料層及順電材料層可包含相同材料。鐵電材料層可具有鐵電特性，但順電材料層可不具有鐵電特性。舉例而言，當鐵電材料層及順電材料層包含氧化鉿時，鐵電材料層中所包含的氧化鉿的晶體結構不同於順電材料層中所包含的氧化鉿的晶體結構。
鐵電材料層可具有帶鐵電特性的厚度。鐵電材料層的厚度可為例如0.5奈米至10奈米，但不限於此。由於產生鐵電特性的臨界厚度可針對各鐵電材料而不同，因此鐵電材料層的厚度可取決於鐵電材料而改變。
作為實例，第一閘極絕緣層130可包含一個鐵電材料層。作為另一實例，第一閘極絕緣層130可包含彼此間隔開的多個鐵電材料層。第一閘極絕緣層130可具有其中多個鐵電材料層及多個順電材料層交替地堆疊的堆疊層結構。
第一閘極間隔件140可安置於第一閘極電極120的側壁上。第一閘極間隔件140可不安置於第一下部圖案BP1與第一片圖案NS1之間及在第三方向D3上彼此鄰近的第一片圖案NS1之間。
第一閘極間隔件140可包含內側壁140_ISW、連接側壁140_CSW以及外側壁140_OSW。第一閘極間隔件的內側壁140_ISW面向在第二方向D2上延伸的第一閘極電極120的側壁。第一閘極間隔件的內側壁140_ISW可在第二方向D2上延伸。第一閘極間隔件的內側壁140_ISW可為與面向第一層間絕緣層190的第一閘極間隔件的外側壁140_OSW相對的表面。第一閘極間隔件的連接側壁140_CSW將第一閘極間隔件的內側壁140_ISW及第一閘極間隔件的外側壁140_OSW彼此連接。第一閘極間隔件的連接側壁140_CSW可在第一方向D1上延伸。
第一閘極絕緣層130可沿著第一閘極間隔件的內側壁140_ISW延伸。第一閘極絕緣層130可與第一閘極間隔件的內側壁140_ISW接觸。
第一閘極間隔件140可包含例如以下中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、硼氧氮化矽（SiOBN）、碳氧化矽（SiOC）以及其組合。已示出第一閘極間隔件140為單一層，但此僅出於方便解釋起見，且本揭露不限於此。
第一閘極封蓋圖案145可安置於第一閘極電極120及第一閘極間隔件140上。第一閘極封蓋圖案145的上部表面可與層間絕緣層190的上部表面共面。與圖式中所示出的不同，第一閘極封蓋圖案145可安置於第一閘極間隔件140之間。
第一閘極封蓋圖案145可包含例如以下中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）以及其組合。第一閘極封蓋圖案145可包含相對於層間絕緣層190具有蝕刻選擇性的材料。
第一源極/汲極圖案150可安置於第一主動圖案AP1上。第一源極/汲極圖案150可安置於第一下部圖案BP1上。第一源極/汲極圖案150連接至第一片圖案NS1。
第一源極/汲極圖案150可安置於第一閘極結構GS1的側上。第一源極/汲極圖案150可安置於在第一方向D1上彼此鄰近的第一閘極結構GS1之間。舉例而言，第一源極/汲極圖案150可安置於第一閘極結構GS1的兩側上。相比於圖式中的說明，第一源極/汲極圖案150可安置於第一閘極結構GS1的一側上，且可不安置於第一閘極結構GS1的另一側上。
第一源極/汲極圖案150可包含於使用第一片圖案NS1作為通道區的電晶體的源極/汲極中。
第一源極/汲極圖案150可安置於第一源極/汲極凹部150R中。第一源極/汲極凹部150R在第三方向D3上延伸。第一源極/汲極凹部150R可界定於在第一方向D1上彼此鄰近的第一閘極結構GS1之間。
第一源極/汲極凹部150R的底部表面由第一下部圖案BP1界定。第一源極/汲極凹部150R的側壁可由第一片圖案NS1及內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1界定。內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1可界定第一源極/汲極凹部150R的側壁的部分。在圖5及圖6中，第一源極/汲極凹部150R包含第一閘極間隔件的連接側壁140_CSW。
內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1可包含面向第一片圖案的下部表面NS1_BS的上部表面。內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1包含面向第一片圖案的上部表面NS1_US或第一下部圖案的上部表面BP1_US的下部表面。內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1包含將內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1的上部表面及內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1的下部表面彼此連接的側壁。內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1的側壁可界定第一源極/汲極凹部150R的側壁的部分。
在安置於最下部部分處的第一片圖案NS1與第一下部圖案BP1之間，第一閘極絕緣層130與第一下部圖案BP1之間的邊界可為第一下部圖案的上部表面BP1_US。第一下部圖案的上部表面BP1_US可為第三內部閘極結構INT3_GS1與第一下部圖案BP1之間的邊界。
第一源極/汲極凹部的寬度延伸區150R_ER可界定於在第三方向D3上彼此鄰近的第一片圖案NS1之間。第一源極/汲極凹部的寬度延伸區150R_ER可界定於第一下部圖案BP1與第一片圖案NS1之間。第一源極/汲極凹部的寬度延伸區150R_ER可在第三方向D3上彼此鄰近的第一片圖案NS1之間延伸。第一源極/汲極凹部的寬度延伸區150R_ER可界定於在第一方向D1上彼此鄰近的內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1之間。
隨著第一源極/汲極凹部中的各者的寬度延伸區150R_ER遠離第一下部圖案的上部表面BP1_US移動，其可包含其中其在第一方向D1上的寬度增大的一部分及其中其在第一方向D1上的寬度減小的一部分。舉例而言，第一源極/汲極凹部的寬度延伸區150R_ER的寬度可在遠離第一下部圖案的上部表面BP1_US的方向上增大且接著減小。
在第一源極/汲極凹部中的各者的寬度延伸區150R_ER中，其中第一源極/汲極凹部的寬度延伸區150R_ER具有最大寬度的位點定位於第一片圖案NS1與第一下部圖案BP1之間或在第三方向D3上彼此鄰近的第一片圖案NS1之間。
第一源極/汲極圖案150可與第一片圖案NS1及第一下部圖案BP1接觸。第一源極/汲極圖案150的一部分可與第一閘極間隔件的連接側壁140_CSW接觸。內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1的第一閘極絕緣層130可與第一源極/汲極圖案150接觸。
第一源極/汲極圖案150可包含磊晶圖案。第一源極/汲極圖案150包含半導體材料。第一源極/汲極圖案150可包含第一半導體襯裡層151及第一半導體填充層152。已示出第一半導體填充層152為單一層，但此僅出於方便解釋起見，且本揭露不限於此。
第一半導體襯裡層151可沿著第一源極/汲極凹部150R連續地形成。第一半導體襯裡層151可沿著第一源極/汲極凹部150R的側壁及第一源極/汲極凹部150R的底部表面形成。沿著由第一片圖案NS1界定的第一源極/汲極凹部150R形成的第一半導體襯裡層151直接連接至沿著由內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1界定的第一源極/汲極凹部150R形成的第一半導體襯裡層151。第一半導體襯裡層151與第一閘極絕緣層130、第一片圖案NS1以及第一下部圖案BP1接觸。
第一半導體襯裡層151可包含外側壁151_OSW及內側壁151_ISW。第一半導體襯裡層151的外側壁151_OSW與第一閘極絕緣層130、第一片圖案NS1以及第一下部圖案BP1接觸。第一半導體襯裡層的外側壁151_OSW直接連接至第一片圖案的第一側壁NS1_SW1。第一半導體襯裡層的外側壁151_OSW與內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1的側壁接觸。第一半導體襯裡層的外側壁151_OSW可表示第一源極/汲極凹部150R的輪廓。
第一半導體襯裡層的內側壁151_ISW可為與第一半導體襯裡層的外側壁151_OSW相對的表面。在圖5及圖6中，第一半導體襯裡層151可包含其中其在第二方向D2上的寬度在遠離第一半導體襯裡層151的外側壁151_OSW的方向上減小的一部分。第一半導體襯裡層的內側壁151_ISW可包含小面表面151_FSW及連接表面151_CSW。
第一半導體襯裡層的內側壁151_ISW的小面表面151_FSW可自第一閘極間隔件的連接側壁140_CSW延伸。第一半導體襯裡層的內側壁151_ISW的小面表面151_FSW可與第一閘極間隔件的連接側壁140_CSW形成銳角。第一半導體襯裡層151包含自第一閘極間隔件的連接側壁140_CSW延伸的小面表面151_FSW。第一半導體襯裡層的內側壁151_ISW的小面表面151_FSW可為第一半導體襯裡層151的小面表面。
第一半導體襯裡層的內側壁151_ISW的連接表面151_CSW可在第二方向D2上延伸。第一半導體襯裡層的內側壁151_ISW的連接表面151_CSW可包含彎曲部分。
已在圖2、圖5以及圖6中示出與第一片圖案的第一側壁NS1_SW1接觸的第一半導體襯裡層151在第一方向D1上的厚度小於與內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1接觸的第一半導體襯裡層151在第一方向D1上的厚度，但本揭露不限於此。
第一半導體襯裡層151可包含例如矽-鍺。第一半導體襯裡層151可包含矽-鍺層。第一半導體襯裡層151可包含經摻雜的p型雜質。舉例而言，p型雜質可為硼（B），但不限於此。
第一半導體填充層152安置於第一半導體襯裡層151上。第一半導體填充層152與第一半導體襯裡層151接觸。在圖2中，第一半導體填充層152可填充第一源極/汲極凹部150R的其餘部分。
第一半導體填充層152安置於第一半導體襯裡層的內側壁151_ISW上。舉例而言，第一半導體填充層152可與第一半導體襯裡層的內側壁151_ISW接觸。
第一半導體填充層152可覆蓋第一半導體襯裡層的內側壁151_ISW的一部分。在圖5及圖6中，第一半導體填充層152可不覆蓋第一半導體襯裡層的內側壁151_ISW的小面表面151_FSW的至少一部分。第一半導體填充層152可覆蓋第一半導體襯裡層的內側壁151_ISW的連接表面151_CSW的至少一部分。
第一半導體填充層152可包含例如矽-鍺。第一半導體填充層152可包含矽-鍺層。第一半導體填充層152可包含經摻雜的p型雜質。第一半導體襯裡層151中的鍺分率小於第一半導體填充層152中的鍺分率。
儘管圖式中未示出，但作為實例，包含矽的半導體封蓋層可安置於第一半導體填充層152上。作為另一實例，包含矽鍺的半導體封蓋層可安置於第一半導體填充層152上。在此情況下，半導體封蓋層中的鍺分率可小於第一半導體填充層152中的鍺分率。
第一側蝕刻阻擋圖案160安置於第一閘極間隔件140與第一源極/汲極圖案150之間。第一側蝕刻阻擋圖案160可安置於第一閘極間隔件140與第一半導體襯裡層151之間。
在圖5及圖6中，第一側蝕刻阻擋圖案160可沿著第三方向D3在第一閘極間隔件140與第一源極/汲極圖案150之間延伸。
在圖2及圖5中，第一側蝕刻阻擋圖案160安置於內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1與第一半導體填充層152之間。
第一側蝕刻阻擋圖案160安置於第一閘極間隔件的連接側壁140_CSW與第一半導體襯裡層的內側壁151_ISW的小面表面151_FSW之間。亦即，第一側蝕刻阻擋圖案160安置於第一閘極間隔件的連接側壁140_CSW與第一半導體襯裡層151的小面表面之間。
第一側蝕刻阻擋圖案160與第一閘極間隔件140及第一源極/汲極圖案150接觸。舉例而言，第一側蝕刻阻擋圖案160與第一閘極間隔件140及第一源極/汲極圖案150直接接觸。第一側蝕刻阻擋圖案160與第一閘極間隔件的連接側壁140_CSW及第一半導體襯裡層的內側壁151_ISW的小面表面151_FSW接觸。
第一側蝕刻阻擋圖案160在第二方向D2上的寬度可在遠離第一閘極電極120的方向上增大。在平面圖中，第一側蝕刻阻擋圖案160可具有實質上三角形形狀。
第一側蝕刻阻擋圖案160（本文中參考第一傾斜表面160_SS1及第二傾斜表面160_SS2提及）可包含至少一個實質上線性表面及（非線性）連接表面160_CS。第一側蝕刻阻擋圖案的第一傾斜表面160_SS1面向第一閘極間隔件的連接側壁140_CSW。第一側蝕刻阻擋圖案的第一傾斜表面160_SS1與第一閘極間隔件的連接側壁140_CSW接觸。第一側蝕刻阻擋圖案的第二傾斜表面160_SS2面向第一半導體襯裡層151的小面表面。第一側蝕刻阻擋圖案的第二傾斜表面160_SS2與第一半導體襯裡層151的小面表面接觸。
第一側蝕刻阻擋圖案的連接表面160_CS將第一側蝕刻阻擋圖案的第一傾斜表面160_SS1及第一側蝕刻阻擋圖案的第二傾斜表面160_SS2彼此連接。根據一些實施例，第一側蝕刻阻擋圖案的連接表面160_CS的整體可與第一源極/汲極圖案150接觸。舉例而言，第一側蝕刻阻擋圖案的連接表面160_CS的整體可與第一半導體填充層152接觸。
在圖5中，第一側蝕刻阻擋圖案160可朝著第一閘極電極120突出少於第一半導體襯裡層的外側壁151_OSW。在圖6中，第一側蝕刻阻擋圖案160朝著第一片圖案NS1突出少於第一半導體襯裡層的外側壁151_OSW。
在平面圖中，第一側蝕刻阻擋圖案160覆蓋第一半導體襯裡層151的小面表面的至少一部分。第一半導體填充層152可與第一半導體襯裡層151的小面表面的一部分接觸。相比於圖式中的說明，當第一側蝕刻阻擋圖案160覆蓋第一半導體襯裡層151的小面表面的整體時，第一半導體填充層152不與第一半導體襯裡層151的小面表面接觸。
在圖5中，第一半導體襯裡層151在第二方向D2上的最大寬度為第一寬度W11。第一半導體襯裡層151與第一半導體填充層152之間的界面在第二方向D2上的寬度為第二寬度W21。由於第一側蝕刻阻擋圖案160覆蓋第一半導體襯裡層的內側壁151_ISW的一部分，因此第一寬度W11大於第二寬度W21。此處，第一半導體襯裡層151與第一半導體填充層152之間的界面為第一半導體襯裡層151與第一半導體填充層152之間的接觸表面。
在圖6中，第一半導體襯裡層151在第二方向D2上的最大寬度為第三寬度W12。第一半導體襯裡層151與第一半導體填充層152之間的界面在第二方向D2上的寬度為第四寬度W22。第三寬度W12大於第四寬度W22。
在圖5中，第一側蝕刻阻擋圖案160在第一方向D1上的厚度或尺寸為第一厚度T11。在圖6中，第一側蝕刻阻擋圖案160在第一方向D1上的厚度或尺寸為第二厚度T12。已在圖5及圖6中示出內部閘極結構的水平處的第一側蝕刻阻擋圖案160的厚度T11大於第一片圖案水平處的第一側蝕刻阻擋圖案160的厚度T12，但此僅出於方便解釋起見，且本揭露不限於此。
作為實例，第一側蝕刻阻擋圖案160可包含絕緣材料。舉例而言，第一側蝕刻阻擋圖案160可包含氮化矽及碳化矽中的至少一者，但不限於此。作為另一實例，第一側蝕刻阻擋圖案160可包含半導體材料。舉例而言，第一側蝕刻阻擋圖案160可包含矽，但不限於此。作為另一實例，第一側蝕刻阻擋圖案160可包含金屬。
在以下描述中，第一側蝕刻阻擋圖案160包含絕緣材料。舉例而言，第一側蝕刻阻擋圖案160可包含氮化矽。
在圖48及圖53中，儘管移除犧牲圖案SC_L，但用於移除犧牲圖案SC_L的蝕刻劑可滲透第一閘極間隔件的連接側壁140_CSW的鄰區。滲透蝕刻劑蝕刻第一半導體填充層152，且因此，半導體裝置的可靠性及效能可劣化。
然而，第一側蝕刻阻擋圖案160形成於第一閘極間隔件140與第一半導體襯裡層151之間，且因此，可防止蝕刻劑滲透第一閘極間隔件的連接側壁140_CSW的鄰區。因此，第一側蝕刻阻擋圖案160可阻止第一半導體填充層152由蝕刻劑蝕刻。
源極/汲極蝕刻終止層185可沿著第一閘極間隔件的外側壁140_OSW及第一源極/汲極圖案150的輪廓延伸。儘管圖式中未示出，但源極/汲極蝕刻終止層185可安置於場絕緣層105的上部表面上。
源極/汲極蝕刻終止層185可包含相對於稍後將描述的第一層間絕緣層190具有蝕刻選擇性的材料。源極/汲極蝕刻終止層185可包含例如以下中的至少一者：氮化矽（SiN）、氮氧化矽（SiON）、碳氮氧化矽（SiOCN）、氮化矽硼（SiBN）、硼氧氮化矽（SiOBN）、碳氧化矽（SiOC）以及其組合。
第一層間絕緣層190可安置於源極/汲極蝕刻終止層185上。第一層間絕緣層190可安置於第一源極/汲極圖案150上。第一層間絕緣層190可不覆蓋第一閘極封蓋圖案145的上部表面。舉例而言，第一層間絕緣層190的上部表面可與第一閘極封蓋圖案145的上部表面共面。
第一層間絕緣層190可包含例如氧化矽、氮化矽、氮氧化矽以及低k材料中的至少一者。低k材料可包含例如氟化正矽酸四乙酯（fluorinated tetraethylorthosilicate；FTEOS）、三氧化矽烷（hydrogen silsesquioxane；HSQ）、雙苯并環丁烯（bis-benzocyclobutene；BCB）、正矽酸四甲酯（tetramethylorthosilicate；TMOS）、八甲基環四矽氧烷（octamethylcyclotetrasiloxane；OMCTS）、六甲基二矽氧烷（hexamethyldisiloxane；HMDS）、硼酸三甲基矽烷基酯（trimethylsilyl borate；TMSB）、二乙醯氧基二三級丁基矽氧烷（diacetoxyditertiarybutosiloxane；DADBS）、磷酸三甲基矽烷基酯（trimethylsilyl phosphate；TMSP）、聚四氟乙烯（polytetrafluoroethylene；PTFE）、東燃矽氮烷（tonen silazen；TOSZ）、氟化矽酸鹽玻璃（fluoride silicate glass；FSG）、諸如聚氧化丙烯的聚醯亞胺奈米泡沫、碳摻雜氧化矽（carbon doped silicon oxide；CDO）、有機矽酸鹽玻璃（organo silicate glass；OSG）、SiLK、非晶形氟化碳、二氧化矽氣凝膠、二氧化矽乾凝膠、介孔二氧化矽或其組合，但不限於此。
第一源極/汲極觸點180安置於第一源極/汲極圖案150上。第一源極/汲極觸點180連接至第一源極/汲極圖案150。第一源極/汲極觸點180可穿過待連接至第一源極/汲極圖案150的第一層間絕緣層190及源極/汲極蝕刻終止層185。
第一金屬矽化物層155可進一步安置於第一源極/汲極觸點180與第一源極/汲極圖案150之間。
已示出第一源極/汲極觸點180為單一層，但此僅出於方便解釋起見，且本揭露不限於此。第一源極/汲極觸點180可包含例如以下中的至少一者：金屬、金屬合金、導電金屬氮化物、導電金屬碳化物、導電金屬氧化物、導電金屬碳氮化物以及二維（two-dimensional；2D）材料。
第一金屬矽化物層155可包含金屬矽化物。
第二層間絕緣層191安置於第一層間絕緣層190上。第二層間絕緣層191可包含例如氧化矽、氮化矽、氮氧化矽以及低k材料中的至少一者。
佈線結構205安置於第二層間絕緣層191中。佈線結構205可連接至第一源極/汲極觸點180。佈線結構205可包含佈線線路207及佈線通孔206。
已示出佈線線路207及佈線通孔206彼此分隔開，但此僅出於方便解釋起見，且本揭露不限於此。亦即，作為實例，在形成佈線通孔206之後，可形成佈線線路207。作為另一實例，佈線通孔206及佈線線路207可在同一時間形成。
已示出佈線線路207及佈線通孔206中的各者為單一層，但此為僅出於方便解釋起見，且本揭露不限於此。佈線線路207及佈線通孔206中的各者可包含例如以下中的至少一者：金屬、金屬合金、導電金屬氮化物、導電金屬碳化物、導電金屬氧化物、導電金屬碳氮化物以及二維（2D）材料。
舉例而言，連接至佈線結構205的一部分處的第一源極/汲極觸點180的上部表面可與不連接至佈線結構205的一部分處的第一源極/汲極觸點180的上部表面共面。
圖9及圖10為用於描述根據一些實施例的半導體裝置的圖。圖11及圖12為用於描述根據一些實施例的半導體裝置的圖。出於方便解釋起見，將主要描述不同於參考圖1至圖8所描述的彼等內容的內容。用於參考，圖9及圖11為沿著圖2的線C-C截取且自上方查看的平面圖。圖10為圖9的部分Q的放大圖，且圖12為圖11的部分Q的放大圖。
參考圖9及圖10，在根據一些實施例的半導體裝置中，第一側蝕刻阻擋圖案160可包含蝕刻阻擋襯裡161及蝕刻阻擋填充層162。
蝕刻阻擋襯裡161沿著第一閘極間隔件的連接側壁140_CSW及第一半導體襯裡層151的小面表面延伸。蝕刻阻擋襯裡161沿著第一半導體襯裡層的內側壁151_ISW的小面表面151_FSW延伸。
蝕刻阻擋襯裡161包含第一側蝕刻阻擋圖案的第一傾斜表面160_SS1及第一側蝕刻阻擋圖案的第二傾斜表面160_SS2。
蝕刻阻擋剝離層162安置於蝕刻阻擋襯裡161上。蝕刻阻擋填充層162安置於蝕刻阻擋襯裡161與第一半導體填充層152之間。第一側蝕刻阻擋圖案的連接表面160_CS的一部分由蝕刻阻擋填充層162界定。
蝕刻阻擋襯裡161可包含例如氧化矽，但不限於此。蝕刻阻擋填充層162可包含例如氮化矽，但不限於此。
參考圖11及圖12，在根據一些實施例的半導體裝置中，第一源極/汲極圖案150可包含側氣隙160_AG。
側氣隙160_AG可安置於第一側蝕刻阻擋圖案160與第一半導體填充層152之間。第一側蝕刻阻擋圖案的連接表面160_CS的至少一部分不與第一半導體填充層152接觸。
儘管圖式中未示出，但在第一片圖案NS1的水平下的平面圖中，側表面氣隙160_AG可安置於第一側蝕刻阻擋圖案160與第一半導體填充層152之間。側氣隙160_AG可在第三方向D3上在第一側蝕刻阻擋圖案160與第一半導體填充層152之間延伸。
已在圖11中示出側氣隙160_AG的數目與第一側蝕刻阻擋圖案160的數目相同，但本揭露不限於此。側氣隙160_AG的數目可小於第一側蝕刻阻擋圖案160的數目。
圖13至圖16為用於描述根據一些實施例的半導體裝置的圖。出於方便解釋起見，將主要描述不同於參考圖1至圖8所描述的彼等內容的內容。用於參考，圖14為沿著圖13的線D-D截取且自上方查看的平面圖。圖15為圖13的釘紮區151_PIN的放大圖，且圖16為圖14的部分R的放大圖。
參考圖13至圖16，根據一些實施例的半導體裝置可更包含安置於第一源極/汲極圖案150中的第一內部蝕刻阻擋圖案165。
第一半導體襯裡層151可包含釘紮區151_PIN。沿著第一源極/汲極凹部150R的側壁延伸的第一半導體襯裡層151可包含釘紮區151_PIN。舉例而言，釘紮區151_PIN可形成於在第一方向D1上與第一片圖案NS1重疊的位置處。
在如圖3中所示出的橫截面圖中，釘紮區151_PIN中的第一半導體襯裡層151的厚度可快速減少。在釘紮區151_PIN中，第一半導體襯裡層151的厚度隨著其遠離第一下部圖案BP1移動而減少且接著增加。
在如圖14中所示出的平面圖中，釘紮區151_PIN中的第一半導體襯裡層的內側壁151_ISW可分為兩個部分。舉例而言，在釘紮區151_PIN中，第一半導體襯裡層的內側壁151_ISW可與第一半導體襯裡層的外側壁151_OSW相接。與圖14中所示出的不同，在釘紮區151_PIN中，第一半導體襯裡層的內側壁151_ISW可在第一方向D1上與第一半導體襯裡層的外側壁151_OSW間隔開。
已示出一個第一半導體襯裡層151包含一個釘紮區151_PIN，但本揭露不限於此。一個第一半導體襯裡層151亦可包含多個釘紮區151_PIN。
已示出第一源極/汲極圖案150中的一些包含釘紮區151_PIN，且第一源極/汲極圖案150中的其他不包含釘紮區151_PIN，但本揭露不限於此。
與圖式中所示出的不同，釘紮區151_PIN可形成於在第一方向D1上與內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1重疊的位置處。
第一內部蝕刻阻擋圖案165可安置於釘紮區151_PIN中。第一內部蝕刻阻擋圖案165安置於第一半導體襯裡層151與第一半導體填充層152之間。第一內部蝕刻阻擋圖案165與第一半導體襯裡層151直接接觸。
在平面圖中，第一內部蝕刻阻擋圖案165在第二方向D2上的寬度可在遠離第一閘極電極120及第一片圖案NS1的方向上增大。第一內部蝕刻阻擋圖案165可具有實質上三角形形狀。第一內部蝕刻阻擋圖案165可包含第一傾斜表面165_SS1、第二傾斜表面165_SS2以及連接表面165_CS。第一內部蝕刻阻擋圖案的第一傾斜表面165_SS1及第一內部蝕刻阻擋圖案的第二傾斜表面165_SS2與第一半導體襯裡層151接觸。第一內部蝕刻阻擋圖案的連接表面165_CS將第一內部蝕刻阻擋圖案的第一傾斜表面165_SS1及第一內部蝕刻阻擋圖案的第二傾斜表面165_SS2彼此連接。
在橫截面圖中，第一內部蝕刻阻擋圖案165在第三方向D3上的寬度可在遠離第一閘極電極120及第一片圖案NS1的方向上增大。第一內部蝕刻阻擋圖案165可具有三角形形狀。第一內部蝕刻阻擋圖案165可包含第三傾斜表面165_SS3及第四傾斜表面165_SS4。第一內部蝕刻阻擋圖案的第三傾斜表面165_SS3及第一內部蝕刻阻擋圖案的第四傾斜表面165_SS4與第一半導體襯裡層151接觸。第一內部蝕刻阻擋圖案的連接表面165_CS將第一內部蝕刻阻擋圖案的第三傾斜表面165_SS3及第一內部蝕刻阻擋圖案的第四傾斜表面165_SS4彼此連接。
在根據一些實施例的半導體裝置中，第一內部蝕刻阻擋圖案的連接表面165_CS的整體可與第一半導體填充層152接觸。
第一內部蝕刻阻擋圖案165包含與第一側表面蝕刻阻擋圖案160相同的材料。當第一側蝕刻阻擋圖案160具有如圖9中所示出的多層結構時，第一內部蝕刻阻擋圖案165具有與第一側蝕刻阻擋圖案160相同的多層結構。
圖17至圖19為用於描述根據一些實施例的半導體裝置的圖。出於方便解釋起見，將主要描述不同於參考圖13至圖16所描述的彼等內容的內容。用於參考，圖17為沿著圖13的線D-D截取且自上方查看的平面圖。圖18為圖13的釘紮區151_PIN的放大圖，且圖19為圖17的部分R的放大圖。
參考圖17至圖19，在根據一些實施例的半導體裝置中，第一源極/汲極圖案150可包含內部氣隙165_AG。
內部氣隙165_AG可安置於第一內部蝕刻阻擋圖案165與第一半導體填充層152之間。第一內部蝕刻阻擋圖案的連接表面165_CS的至少一部分不與第一半導體填充層152接觸。
儘管圖式中未示出，但在內部閘極結構的水平下的平面圖中，內部氣隙165_AG可安置於第一內部蝕刻阻擋圖案165與第一半導體填充層152之間。
圖20及圖21為用於描述根據一些實施例的半導體裝置的圖。圖22及圖23為用於描述根據一些實施例的半導體裝置的圖。出於方便解釋起見，將主要描述不同於參考圖1至圖8所描述的彼等內容的內容。用於參考，圖20及圖22為圖2的部分P的放大圖。圖21及圖23為沿著圖2的線C-C截取且自上方查看的平面圖。
參考圖2、圖20以及圖21，根據一些實施例的半導體裝置可更包含安置於內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1與第一半導體襯裡層151之間的半導體殘餘圖案SP_R。
在如圖20中所示出的橫截面圖中，半導體殘餘圖案SP_R可與第一片圖案NS1接觸。半導體殘餘圖案SP_R可與第一半導體襯裡層的外側壁151_OSW及內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1的側壁接觸。
在如圖21中所示出的平面圖中，半導體殘餘圖案SP_R可與第一半導體襯裡層的外側壁151_OSW、內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1的側壁以及第一閘極間隔件的連接側壁140_CSW接觸。
半導體殘餘圖案SP_R可包含例如矽-鍺。半導體殘餘圖案SP_R中的鍺分率大於第一半導體襯裡層151中的鍺分率。半導體殘餘圖案SP_R可為在移除犧牲圖案SC_L（參見圖48）之後殘留的殘餘物。
與上文所描述的不同，作為實例，半導體殘餘圖案SP_R可能出現在如圖20中所示出的橫截面圖中，但可能不出現在如圖21所示出的平面圖中。作為另一實例，半導體殘餘圖案SP_R可能出現在如圖21中所示出的平面圖中，但可能不出現在如圖20中所示出的橫截面圖中。
參考圖2、圖22以及圖23，根據一些實施例的半導體裝置可更包含安置於內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1與第一半導體襯裡層151之間的內部閘極氣隙INT_AG。
在如圖22中所示出的橫截面圖中，內部閘極氣隙INT_AG可安置於內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1的第一半導體襯裡層151與第一閘極絕緣層130之間。內部閘極氣隙INT_AG可界定於第一半導體襯裡層151、第一片圖案NS1與內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1之間。
在如圖23中所示出的平面圖中，內部閘極氣隙INT_AG可安置於第一半導體襯裡層151、內部閘極結構INT1_GS1、內部閘極結構INT2_GS1以及內部閘極結構INT3_GS1與第一閘極間隔件140之間。
與上文所描述的不同，作為實例，內部閘極氣隙INT_AG可能出現在如圖22中所示出的橫截面圖中，但可能不出現在如圖23所示出的平面圖中。作為另一實例，內部閘極氣隙INT_AG可能出現在如圖23中所示出的平面圖中，但可能不出現在如圖22中所示出的橫截面圖中。
圖24為用於描述根據一些實施例的半導體裝置的圖。圖25至圖27分別為用於描述根據一些實施例的半導體裝置的圖。出於方便解釋起見，將主要描述不同於參考圖1至圖8所描述的彼等內容的內容。用於參考，圖24為沿著圖2的線C-C截取且自上方查看的平面圖。
參考圖24，在根據一些實施例的半導體裝置中，第一側蝕刻阻擋圖案160可朝著第一閘極電極120突出超過第一半導體襯裡層的外側壁151_OSW。
在移除犧牲圖案SC_L（參見圖48）的製程中，可移除第一半導體襯裡層151的一部分。因此，第一側蝕刻阻擋圖案160可突出超過第一半導體襯裡層的外側壁151_OSW。
儘管圖式中未示出，但在第一片圖案的水平下的平面圖中，第一側蝕刻阻擋圖案160可朝著第一片圖案NS1突出少於第一半導體襯裡層的外側壁151_OSW。
參考圖25，在根據一些實施例的半導體裝置中，第一源極/汲極凹部150R不包含多個寬度延伸區150R_ER（參見圖2）。
第一源極/汲極凹部150R的側壁不具有波狀形狀（亦即，側壁可實質上為直的或平面的）。第一源極/汲極凹部150R在第一方向D1上的側壁的上部部分的寬度可隨著其遠離第一下部圖案BP1移動而減小。
參考圖26，在根據一些實施例的半導體裝置中，不連接至佈線結構205的部分處的第一源極/汲極觸點180的上部表面低於第一閘極封蓋圖案145的上部表面。
連接至佈線結構205的部分處的第一源極/汲極觸點180的上部表面低於不連接至佈線結構205的部分處的第一源極/汲極觸點180的上部表面。
參考圖27，在根據一些實施例的半導體裝置中，第一源極/汲極觸點180包含下部源極/汲極觸點181及上部源極/汲極觸點182。
上部源極/汲極觸點182可安置於連接至佈線結構205的一部分處。另一方面，上部源極/汲極觸點182可不安置於不連接至佈線結構205的一部分處。
佈線線路207可連接至第一源極/汲極觸點180而無佈線通孔206（參見圖2）。佈線結構205可不包含佈線通孔206（參見圖2）。
已在圖27中示出下部源極/汲極觸點181及上部源極/汲極觸點182中的各者為單一層，但此僅出於方便解釋起見，且本揭露不限於此。下部源極/汲極觸點181及上部源極/汲極觸點182中的各者可包含例如以下中的至少一者：金屬、金屬合金、導電金屬氮化物、導電金屬碳化物、導電金屬氧化物、導電金屬碳氮化物以及二維（2D）材料。
圖28至圖31為用於描述根據一些實施例的半導體裝置的圖。用於參考，圖28為用於描述根據一些實施例的半導體裝置的說明性平面圖。圖29為沿著圖28的線E-E截取的橫截面圖。圖30為沿著圖28的線F-F截取且自上方查看的平面圖。圖31為沿著圖28的線G-G截取且自上方查看的平面圖。
同時，沿著圖28的線A-A截取的橫截面圖可與圖2、圖13以及圖25至圖27中的一者相同。另外，圖28的第一區I的描述可與參考圖1至圖27所描述的彼第一區I實質上相同。因此，在以下描述中，將主要描述圖28的第二區II的內容。
參考圖28至圖31，根據一些實施例的半導體裝置可包含第一主動圖案AP1、多個第一閘極結構GS1、第一源極/汲極圖案150、第一側蝕刻阻擋圖案160（參見圖5）、第二主動圖案AP2、多個第二閘極結構GS2、第二源極/汲極圖案250以及第二側蝕刻阻擋圖案260。
基底100可包含第一區I及第二區II。第一區I及第二區II可為其中形成PMOS的區。
第一主動圖案AP1、多個第一閘極結構GS1、第一源極/汲極圖案150以及第一側蝕刻阻擋圖案160安置於基底100的第一區I中。第二主動圖案AP2、多個第二閘極結構GS2、第二源極/汲極圖案250以及第二側蝕刻阻擋圖案260安置於基底100的第二區II中。
第二主動圖案AP2可包含第二下部圖案BP2及多個第二片圖案NS2。多個第二片圖案NS2可在第三方向D3上與第二下部圖案BP2間隔開。第二片圖案NS2包含在第三方向D3上彼此相對的上部表面NS2_US及下部表面NS2_BS。第二下部圖案BP2及第二片圖案NS2中的各者可包含矽或鍺中的一者，其為元素半導體材料、IV-IV族化合物半導體或III-V族化合物半導體。在根據一些實施例的半導體裝置中，第二下部圖案BP2可為包含矽的矽下部圖案，且第二片圖案NS2可為包含矽的矽片圖案。
第二下部圖案的上部表面BP2_US在第二方向D2上的寬度W32小於第一下部圖案的上部表面BP1_US在第二方向D2上的寬度W31。第二片圖案NS2在第二方向D2上的寬度小於第一片圖案NS1在第二方向D2上的寬度。
多個第二閘極結構GS2可安置於基底100上。第二閘極結構GS2可安置於第二主動圖案AP2上。第二閘極結構GS2可與第二主動圖案AP2交叉。第二閘極結構GS2可與第二下部圖案BP2交叉。第二閘極結構GS2可包圍第二片圖案NS2中的各者。第二閘極結構GS2可包含安置於在第三方向D3上彼此鄰近的第二片圖案NS2之間及第二下部圖案BP2與第二片圖案NS2之間的多個內部閘極結構INT1_GS2、內部閘極結構INT2_GS2以及內部閘極結構INT3_GS2。
第二閘極結構GS2可包含例如第二閘極電極220、第二閘極絕緣層230、第二閘極間隔件240以及第二閘極封蓋圖案245。第二閘極間隔件240可包含內側壁240_ISW、連接側壁240_CSW以及外側壁240_OSW。第二閘極電極220、第二閘極絕緣層230、第二閘極間隔件240以及第二閘極封蓋圖案245的描述與第一閘極電極120、第一閘極絕緣層130、第一閘極間隔件140以及第一閘極封蓋圖案145的描述實質上相同，且因此下文將省略。
第二源極/汲極圖案250可安置於第二主動圖案AP2上。第二源極/汲極圖案250可安置於第二下部圖案BP2上。第二源極/汲極圖案250可連接至第二片圖案NS2。第二源極/汲極圖案250可包含於使用第二片圖案NS2作為通道區的電晶體的源極/汲極中。
第二源極/汲極圖案250可安置於第二源極/汲極凹部250R中。第二源極/汲極凹部250R可包含多個寬度延伸區250R_ER。隨著第二源極/汲極凹部中的各者的寬度延伸區250R_ER遠離第二下部圖案的上部表面BP2_US移動，其可包含其中其在第一方向D1上的寬度增大的一部分及其中其在第一方向D1上的寬度減小的一部分。
第二源極/汲極圖案250可與第二片圖案NS2及第二下部圖案BP2接觸。第二源極/汲極圖案250的一部分可與第二閘極間隔件的連接側壁240_CSW接觸。內部閘極結構INT1_GS2、內部閘極結構INT2_GS2以及內部閘極結構INT3_GS2的第二閘極絕緣層230可與第二源極/汲極圖案250接觸。
第二源極/汲極圖案250可包含磊晶圖案。第二源極/汲極圖案250包含半導體材料。第二源極/汲極圖案250可包含第二半導體襯裡層251及第二半導體填充層252。已示出第二半導體填充層252為單一層，但此僅出於方便解釋起見，且本揭露不限於此。
第二半導體襯裡層251可包含外側壁251_OSW及內側壁251_ISW。第二半導體襯裡層的內側壁251_ISW可包含小面表面251_FSW及連接表面251_CSW。第二源極/汲極圖案250的形狀及材料的描述與第一源極/汲極圖案150的形狀及材料的描述實質上相同，且因此下文將省略。
第二側蝕刻阻擋圖案260可安置於第二閘極間隔件240與第二源極/汲極圖案250之間。第二側蝕刻阻擋圖案260可安置於第二閘極間隔件240與第二半導體襯裡層251之間。
在圖30及圖31中，第二側蝕刻阻擋圖案260可沿著第三方向D3在第二閘極間隔件240與第二源極/汲極圖案250之間延伸。
第二側蝕刻阻擋圖案260可安置於第二閘極間隔件的連接側壁240_CSW與第二半導體襯裡層的內側壁251_ISW的小面表面251_FSW之間。第二側蝕刻阻擋圖案260可安置於第二閘極間隔件的連接側壁240_CSW與第二半導體襯裡層251的小面表面之間。
第二側蝕刻阻擋圖案260可與第二閘極間隔件240及第二源極/汲極圖案250直接接觸。第二側蝕刻阻擋圖案260可與第二閘極間隔件的連接側壁240_CSW及第二半導體襯裡層251的小面表面接觸。
第二側蝕刻阻擋圖案260在第二方向D2上的寬度可在遠離第二閘極電極220的方向上增大。在平面圖中，第二側表面蝕刻阻擋圖案260可具有實質上三角形形狀。
在平面圖中，第二側蝕刻阻擋圖案260覆蓋第二半導體襯裡層251的小面表面的至少一部分。第二半導體填充層252可與第二半導體襯裡層251的小面表面的一部分接觸。
在圖30中，由於第二側蝕刻阻擋圖案260覆蓋第二半導體襯裡層251的內側壁251_ISW的一部分，因此第二半導體襯裡層251在第二方向D2上的最大寬度W41大於第二半導體襯裡層251與第二半導體填充層252之間的界面在第二方向D2上的寬度W51。
在圖31中，第二半導體襯裡層251在第二方向D2上的最大寬度W42大於第二半導體襯裡層251與第二半導體填充層252之間的界面在第二方向D2上的寬度W52。
在圖30中，第二側表面蝕刻阻擋圖案260在第一方向D1上的厚度為第三厚度T21。在圖31中，第二側表面蝕刻阻擋圖案260在第一方向D1上的厚度為第四厚度T22。已在圖30及圖31中示出內部閘極結構的水平處的第二側表面蝕刻阻擋圖案260的厚度T21大於第二片圖案的水平處的第二側表面蝕刻阻擋圖案260的厚度T22，但此僅出於方便解釋起見，且本揭露不限於此。
在圖5及圖30中，第一側蝕刻阻擋圖案160在第一方向D1上的厚度T11大於第二側蝕刻阻擋圖案260在第一方向D1上的厚度T21。
在圖6及圖31中，第一側蝕刻阻擋圖案160在第一方向D1上的厚度T21大於第二側蝕刻阻擋圖案260在第一方向D1上的厚度T22。
作為實例，參考圖13至圖19所描述的內部蝕刻阻擋圖案可不安置於第二源極/汲極圖案250中。
作為另一實例，參考圖13至圖19所描述的內部蝕刻阻擋圖案可安置於第二源極/汲極圖案250中。在此情況下，第二源極/汲極圖案250中的內部蝕刻阻擋圖案在第一方向D1上的厚度小於第一源極/汲極圖案150中的第一內部蝕刻阻擋圖案165（參見圖14）在第一方向D1上的厚度。
第二源極/汲極觸點280安置於第二源極/汲極圖案250上。第二源極/汲極觸點280連接至第二源極/汲極圖案250。第二金屬矽化物層255可進一步安置於第二源極/汲極觸點280與第二源極/汲極圖案250之間。
圖32為用於描述根據一些實施例的半導體裝置的圖。出於方便解釋起見，將主要描述不同於參考圖28至圖31所描述的彼等內容的內容。用於參考，圖32為沿著圖28的線F-F截取且自上方查看的平面圖。
參考圖32，在根據一些實施例的半導體裝置中，第二側蝕刻阻擋圖案260（參見圖30）不安置於第二源極/汲極圖案250與第二閘極間隔件240之間。
第二半導體襯裡層251在第二方向D2上的最大寬度W41可與第二半導體襯裡層251與第二半導體填充層252之間的界面在第二方向D2上的寬度W51相同。
儘管圖式中未示出，但本揭露涉及的所屬領域中具通常知識者可感知沿著圖29的線G-G截取且經由圖32自上方查看的平面圖。
圖33至圖35為用於描述根據一些實施例的半導體裝置的圖。用於參考，圖33為用於描述根據一些實施例的半導體裝置的說明性平面圖。圖34及圖35為沿著圖33的線H-H截取的橫截面圖。
另外，沿著圖33的線A-A截取的橫截面圖可與圖2、圖13以及圖25至圖27中的一者相同。另外，圖33的第一區I的描述可與參考圖1至圖27所描述的彼第一區I實質上相同。因此，在以下描述中，將主要描述圖33的第三區III的內容。
參考圖33至圖35，根據一些實施例的半導體裝置可包含第一主動圖案AP1、多個第一閘極結構GS1、第一源極/汲極圖案150、第一側蝕刻阻擋圖案160（參見圖5）、第三主動圖案AP3、多個第三閘極結構GS3以及第三源極/汲極圖案350。
基底100可包含第一區I及第三區III。第一區I可為其中形成PMOS的區，且第三區III可為其中形成NMOS的區。
第一主動圖案AP1、多個第一閘極結構GS1、第一源極/汲極圖案150以及第一側蝕刻阻擋圖案160安置於基底100的第一區I中。第三主動圖案AP3、多個第三閘極結構GS3以及第三源極/汲極圖案350安置於基底100的第三區III中。
第三主動圖案AP3可包含第三下部圖案BP3及多個第三片圖案NS3。多個第三片圖案NS3安置於第三下部圖案的上部表面BP3_US上。第三片圖案NS3包含在第三方向D3上彼此相對的上部表面NS3_US及下部表面NS3_BS。第三下部圖案BP3及第三片圖案NS3中的各者可包含矽或鍺中的一者，其為元素半導體材料、IV-IV族化合物半導體或III-V族化合物半導體。在根據一些實施例的半導體裝置中，第三下部圖案BP3可為包含矽的矽下部圖案，且第三片圖案NS3可為包含矽的矽片圖案。
多個第三閘極結構GS3可安置於基底100上。第三閘極結構GS3可安置於第三主動圖案AP3上。第三閘極結構GS3可與第三主動圖案AP3交叉。第三閘極結構GS3可與第三下部圖案BP3交叉。第三閘極結構GS3可包圍第三片圖案NS3中的各者。第三閘極結構GS3可包含安置於在第三方向D3上彼此鄰近的第三片圖案NS3之間及第三下部圖案BP3與第三片圖案NS3之間的多個內部閘極結構INT1_GS3、內部閘極結構INT2_GS3以及內部閘極結構INT3_GS3。第三閘極結構GS3可包含例如第三閘極電極320、第三閘極絕緣層330、第三閘極間隔件340以及第三閘極封蓋圖案345。
在圖34中，第三閘極間隔件340不安置於多個內部閘極結構INT1_GS3、內部閘極結構INT2_GS3以及內部閘極結構INT3_GS3與第三源極/汲極圖案350之間。內部閘極結構INT1_GS3、內部閘極結構INT2_GS3以及內部閘極結構INT3_GS3中所包含的第三閘極絕緣層330可與第三源極/汲極圖案350接觸。
在圖35中，第三閘極結構GS3可包含內部間隔件ISP_GS3。內部間隔件ISP_GS3可安置於在第三方向D3上彼此鄰近的第三片圖案NS3之間及第三下部圖案BP3與第三片圖案NS3之間。內部間隔件ISP_GS3可與內部閘極結構INT1_GS3、內部閘極結構INT2_GS3以及內部閘極結構INT3_GS3中所包含的第三閘極絕緣層330接觸。內部間隔件ISP_GS3可界定第三源極/汲極凹部350R的一部分。
第三源極/汲極圖案350可形成於第三主動圖案AP3上。第三源極/汲極圖案350可形成於第三下部圖案BP3上。第三源極/汲極圖案350可連接至第三片圖案NS3。第三源極/汲極圖案350可包含於使用第三片圖案NS3作為通道區的電晶體的源極/汲極中。
第三源極/汲極圖案350可安置於第三源極/汲極凹部350R中。第三源極/汲極凹部350R的底部表面可由第三下部圖案BP3界定。第三源極/汲極凹部350R的側壁可由第三片圖案NS3及第三閘極結構GS3界定。
第三源極/汲極圖案350可包含磊晶圖案。第三源極/汲極圖案350可包含例如矽或鍺，其為元素半導體材料。另外，第三源極/汲極圖案350可包含例如包含碳（C）、矽（Si）、鍺（Ge）以及錫（Sn）中的兩者或大於兩者的二元化合物或三元化合物，或藉由將碳（C）、矽（Si）、鍺（Ge）以及錫（Sn）與IV族元素摻雜而獲得的化合物。舉例而言，第三源極/汲極圖案350可包含矽、矽-鍺、碳化矽或類似者，但不限於此。
第三源極/汲極圖案350可包含摻雜至半導體材料中的雜質。舉例而言，第三源極/汲極圖案350可包含n型雜質。經摻雜的雜質可包含磷（P）、砷（As）銻（Sb）以及鉍（Bi）中的至少一者。
在圖34中，第三源極/汲極凹部350R可包含多個寬度延伸區350R_ER。
在圖35中，第三源極/汲極凹部350R不包含多個寬度延伸區350R_ER。
第三源極/汲極觸點380安置於第三源極/汲極圖案350上。第三源極/汲極觸點380連接至第三源極/汲極圖案350。第三金屬矽化物層355可進一步安置於第三源極/汲極觸點380與第三源極/汲極圖案350之間。
圖36至圖53為用於描述根據一些實施例的用於製造半導體裝置的方法的中間步驟的圖。圖36至圖39、圖42、圖45以及圖50至圖52可為沿著圖1的線A-A截取的橫截面圖。圖40及圖41分別為沿著圖39的線C-C及線D-D截取且自上方查看的平面圖。圖43及圖44分別為沿著圖42的線C-C及線D-D截取且自上方查看的平面圖。圖46至圖49為沿著圖45的線C-C及線D-D截取且自上方查看的平面圖。圖53為沿著圖52的線C-C截取且自上方查看的平面圖。
參考圖36，第一下部圖案BP1及上部圖案結構U_AP可形成於基底100上。
第一下部圖案BP1在第一方向D1上延伸。上部圖案結構U_AP可安置於第一下部圖案BP1上。上部圖案結構U_AP可包含交替地堆疊於第一下部圖案BP1上的犧牲圖案SC_L及主動圖案ACT_L。舉例而言，犧牲圖案SC_L可包含矽-鍺層。主動圖案ACT_L可包含矽層。犧牲圖案SC_L中的鍺分率大於圖2的第一半導體襯裡層151中的鍺分率。
接下來，在第二方向D2上延伸的虛設閘極結構形成於上部圖案結構U_AP上。虛設閘極結構可包含虛設閘極絕緣層130p、虛設閘極電極120p、虛設閘極封蓋層120_HM以及預閘極間隔件140p。虛設閘極絕緣層130p可包含例如氧化矽，但不限於此。虛設閘極電極120p可包含例如多晶矽，但不限於此。閘極封蓋層120_HM可包含例如氮化矽，但不限於此。
預閘極間隔件140p可包含內側壁140_ISW（參見圖40）、連接側壁140_CSW（參見圖40）以及外側壁140_OSW（參見圖40）。
預閘極間隔件的內側壁140_ISW面向在第二方向D2上延伸的虛設閘極電極120p的側壁。預閘極間隔件的外側壁140_OSW為與預閘極間隔件的內側壁140_ISW相對的表面。預閘極間隔件的連接側壁140_CSW將預閘極間隔件的內側壁140_ISW及預閘極間隔件的外側壁140_OSW彼此連接。
參考圖37，第一源極/汲極凹部150R可使用虛設閘極結構作為罩幕形成於上部圖案結構U_AP中。
第一源極/汲極凹槽150R的一部分可形成於第一下部圖案BP1中。
參考圖38，可移除犧牲圖案SC_L的由第一源極/汲極凹部150R暴露的部分。
因此，可形成多個第一源極/汲極凹部的寬度延伸區150R_ER。第一源極/汲極凹部150R可包含第一源極/汲極凹部的寬度延伸區150R_ER。
在圖37及圖38中，第一源極/汲極凹部150R可暴露預閘極間隔件的連接側壁140_CSW（參見圖40）的至少一部分。
參考圖39及圖41，第一半導體襯裡層151可沿著第一源極/汲極凹部150R的輪廓形成。
第一半導體襯裡層151可包含外側壁151_OSW及內側壁151_ISW。第一半導體襯裡層的外側壁151_OSW可與犧牲圖案SC_L及主動圖案ACT_L直接接觸。第二半導體襯裡層的內側壁151_ISW可包含小面表面151_FSW及連接表面151_CSW。第一半導體襯裡層的內側壁151_ISW的小面表面151_FSW可自預閘極間隔件的連接側壁140_CSW延伸。
參考圖42至圖44，預蝕刻阻擋層160p形成於第一半導體襯裡層151上。
預蝕刻阻擋層160p沿著第一半導體襯裡層151的輪廓形成。預蝕刻阻擋層160p沿著第一半導體襯裡層的內側壁151_ISW形成。預蝕刻阻擋層160p覆蓋第一半導體襯裡層151。
預蝕刻阻擋層160p可覆蓋預閘極間隔件的外側壁140_OSW及預閘極間隔件的連接側壁140_CSW。
預蝕刻阻擋層160p可使用例如化學氣相沈積（chemical vapor deposition；CVD）形成，但不限於此。
參考圖45至圖47，預蝕刻阻擋氧化物層160p_OX可形成於第一半導體襯裡層151上。
預蝕刻阻擋氧化物層160p_OX可藉由氧化預蝕刻阻擋層160p的一部分形成。預蝕刻阻擋層160p可包含殘餘預蝕刻阻擋層160p_R及預蝕刻阻擋氧化物層160p_OX。
殘餘預蝕刻阻擋層160p_R安置於預閘極間隔件的連接側壁140_CSW與第一半導體襯裡層的內側壁151_ISW的小面表面151_FSW之間。在平面圖中，殘餘預蝕刻阻擋層160p_R覆蓋第一半導體襯裡層151的小面表面的至少一部分。
參考圖48及圖49，第一側表面蝕刻阻擋圖案160藉由移除預蝕刻阻擋氧化物層160p_OX形成。
第一側蝕刻阻擋圖案160可為殘餘預蝕刻阻擋層160p_R。第一側蝕刻阻擋圖案160與第一半導體襯裡層151的小面表面及預閘極間隔件的連接側壁140_CSW接觸。
第一側蝕刻阻擋圖案160可在第三方向D3上延伸。
參考圖50，第一半導體填充層152形成於第一半導體襯裡層151上。
第一半導體填充層152可填充第一源極/汲極凹部150R的其餘部分。在圖5及圖6中，第一半導體填充層152形成於第一側蝕刻阻擋圖案160上。
參考圖51，源極/汲極蝕刻終止層185及第一層間絕緣層190依序形成於第一源極/汲極圖案150上。接下來，虛設閘極電極120p的上部表面藉由移除第一層間絕緣層190的一部分、源極/汲極蝕刻終止層185的一部分以及虛設閘極封蓋層120_HM而暴露。在虛設閘極電極120p的上部表面暴露時，可形成第一閘極間隔件140。舉例而言，預閘極間隔件的連接側壁140_CSW變為第一閘極間隔件的連接側壁。
參考圖52及圖53，第一閘極間隔件140之間的上部圖案結構U_AP可藉由移除虛設閘極絕緣層130p及虛設閘極電極120p而暴露。
接下來，第一片圖案NS1可藉由移除犧牲圖案SC_L形成。因此，第一閘極溝渠120t形成於第一閘極間隔件140之間。另外，形成包含第一下部圖案BP1及第一片圖案NS1的第一主動圖案AP1。
接下來，參考圖2，第一閘極絕緣層130及第一閘極電極120可形成於第一閘極溝渠120t中。另外，可形成第一閘極封蓋圖案145。
圖54及圖55分別為用於描述根據一些實施例的半導體裝置的圖。
參考圖54至圖55，根據一些實施例的半導體裝置可包含基材500、耐用性結構500_RS以及阻擋圖案510。
基材500可包含一個表面500_SF。基材500可包含例如半導體材料、絕緣材料以及包含金屬的材料中的至少一者。
耐用性結構500_RS可為自基材的一個表面500_SF凹陷的結構。
阻擋圖案510填充耐用性結構500_RS。阻擋圖案510與耐用性結構500_RS的表面直接接觸。阻擋圖案510不安置於基材的一個表面500_SF上。
阻擋圖案510可包含例如半導體材料、絕緣材料以及包含金屬的材料中的至少一者。在根據本揭露的實施例的半導體裝置中，阻擋圖案510可由絕緣材料製成。
在圖54中，耐用性結構500_RS可形成於由一種材料製成的基材中。
在圖55中，基材500可包含第一部分500A及第二部分500B。耐用性結構500_RS可形成於基材的第一部分500A與基材的第二部分500B之間的邊界區中。
圖56至圖59為用於描述根據一些實施例的用於製造半導體裝置的方法的中間步驟的圖。
參考圖56，耐用性結構500_RS形成於基材的一個表面500_SF上。
耐用性結構500_RS可藉由沈積製程、蝕刻製程或類似者形成，但不限於此。
參考圖57，預阻擋層510p形成於基材的一個表面500_SF上。預阻擋層510p填充耐用性結構500_RS。
參考圖58，預阻擋氧化物層510p_OX形成於基材的一個表面500_SF上。
預阻擋氧化物層510p_OX可藉由氧化預阻擋層510p的一部分形成。預阻擋層510p可包含殘餘預阻擋層510p_R及預阻擋氧化物層510p_OX。
參考圖59，阻擋圖案510藉由移除預阻擋氧化物層510p_OX形成。阻擋圖案510填充耐用性結構500_RS。
阻擋圖案510可為殘餘預阻擋層510p_R。
綜上所述，所屬領域中具通常知識者將瞭解，在實質上不背離本發明概念的原理的情況下，可對較佳實施例進行許多變化及修改。因此，本發明的所揭露的較佳實施例僅用於一般及描述性意義，且並非出於限制性目的。
100:基底 105:場絕緣層 120:第一閘極絕緣層 120_HM:虛設閘極封蓋層 120p:虛設閘極電極 120t:第一閘極溝渠 130:第一閘極絕緣層 130p:虛設閘極絕緣層 140:第一閘極間隔件 140p:預閘極間隔件 140_CSW、240_CSW:連接側壁 140_ISW、151_ISW、240_ISW、251_ISW:內側壁 140_OSW、151_OSW、240_OSW、251_OSW:外側壁 145:第一閘極封蓋圖案 150:第一源極/汲極圖案 150R:第一源極/汲極凹部 150R_ER、250R_ER、350R_ER:寬度延伸區 151:第一半導體襯裡層 151_CSW、160_CS、165_CS、251_CSW:連接表面 151_FSW、251_FSW:小面表面 151_PIN:釘紮區 152:第一半導體填充層 155:第一金屬矽化物層 160:第一側蝕刻阻擋圖案 160_AG:側氣隙/側表面氣隙 160_SS1、165_SS1:第一傾斜表面 160_SS2、165_SS2:第二傾斜表面 160p:預蝕刻阻擋層 160p_OX:預蝕刻阻擋氧化物層 160p_R:殘餘預蝕刻阻擋層 161:蝕刻阻擋襯裡 162:蝕刻阻擋填充層 165:第一內部蝕刻阻擋圖案 165_AG:內部氣隙 165_SS3:第三傾斜表面 165_SS4:第四傾斜表面 180:第一源極/汲極觸點 181:下部源極/汲極觸點 182:上部源極/汲極觸點 185:源極/汲極蝕刻終止層 190:第一層間絕緣層 191:第二層間絕緣層 205:佈線結構 206:佈線通孔 207:佈線線路 220:第二閘極電極 230:第二閘極絕緣層 240:第二閘極間隔件 245:第二閘極封蓋圖案 250:第二源極/汲極圖案 250R:第二源極/汲極凹部 251:第二半導體襯裡層 252:第二半導體填充層 255:第二金屬矽化物層 260:第二側蝕刻阻擋圖案/第二側表面蝕刻阻擋圖案 280:第二源極/汲極觸點 320:第三閘極電極 330:第三閘極絕緣層 340:第三閘極間隔件 345:第三閘極封蓋圖案 350:第三源極/汲極圖案 350R:第三源極/汲極凹部 355:第三金屬矽化物層 380:第三源極/汲極觸點 500:基材 500_RS:耐用性結構 500_SF:表面 500A:第一部分 500B:第二部分 510:阻擋圖案 510p:預阻擋層 510p_OX:預阻擋氧化物層 510p_R:殘餘預阻擋層 A-A、B-B、C-C、D-D、E-E、F-F、G-G、H-H:線 ACT_L:主動圖案 AP1:第一主動圖案 AP2:第二主動圖案 AP3:第三主動圖案 BP1:第一下部圖案 BP1_US、BP2_US、BP3_US、NS1_US、NS2_US、NS3_US:上部表面 BP2:第二下部圖案 BP3:第三下部圖案 D1:第一方向 D2:第二方向 D3:第三方向 GS1:第一閘極結構 GS2:第二閘極結構 GS3:第三閘極結構 I:第一區 II:第二區 III:第三區 INT_AG:內部閘極氣隙 INT1_GS1:第一內部閘極結構 INT1_GS2、INT1_GS3、INT2_GS2、INT2_GS3、INT3_GS2、INT3_GS3:內部閘極結構 INT2_GS1:第二內部閘極結構 INT3_GS1:第三內部閘極結構 ISP_GS3:內部間隔件 NS1:第一片圖案 NS1_BS、NS2_BS、NS3_BS:下部表面 NS1_SW1:第一側壁 NS1_SW2:第二側壁 NS2:第二片圖案 NS3:第三片圖案 P:區 Q、R:部分 SC_L:犧牲圖案 SP_R:半導體殘餘圖案 T11:第一厚度 T12:第二厚度 T21:第三厚度 T22:第四厚度 U_AP:上部圖案結構 W11:第一寬度 W21:第二寬度 W12:第三寬度 W22:第四寬度 W31、W32、W51、W52:寬度 W41、W42:最大寬度
本揭露的上述及其他態樣及特徵將藉由參考隨附圖式詳細描述其實例實施例而變得更顯而易見，在隨附圖式中： 圖1為用於描述根據一些實施例的半導體裝置的說明性平面圖。 圖2及圖3分別為沿著圖1的線A-A及線B-B截取的橫截面圖。 圖4為用於描述圖2的第一片圖案的形狀的圖。 圖5為沿著圖2的線C-C截取且自上方查看的平面圖。 圖6為沿著圖2的線D-D截取且自上方查看的平面圖。 圖7為圖2的區P的放大圖。 圖8為圖5的部分Q的放大圖。 圖9及圖10為用於描述根據一些實施例的半導體裝置的圖。 圖11及圖12為用於描述根據一些實施例的半導體裝置的圖。 圖13、圖14、圖15以及圖16為用於描述根據一些實施例的半導體裝置的圖。 圖17、圖18以及圖19為用於描述根據一些實施例的半導體裝置的圖。 圖20及圖21為用於描述根據一些實施例的半導體裝置的圖。 圖22及圖23為用於描述根據一些實施例的半導體裝置的圖。 圖24為用於描述根據一些實施例的半導體裝置的圖。 圖25、圖26以及圖27分別為用於描述根據一些實施例的半導體裝置的圖。 圖28、圖29、圖30以及圖31為用於描述根據一些實施例的半導體裝置的圖。 圖32為用於描述根據一些實施例的半導體裝置的圖。 圖33、圖34以及圖35為用於描述根據一些實施例的半導體裝置的圖。 圖36、圖37、圖38、圖39、圖40、圖41、圖42、圖43、圖44、圖45、圖46、圖47、圖48、圖49、圖50、圖51、圖52以及圖53為用於描述根據一些實施例的用於製造半導體裝置的方法的中間步驟的圖。 圖54及圖55分別為用於描述根據一些實施例的半導體裝置的圖。 圖56、圖57、圖58以及圖59為用於描述根據一些實施例的用於製造半導體裝置的方法的中間步驟的圖。
100:基底
120:第一閘極絕緣層
130:第一閘極絕緣層
140:第一閘極間隔件
145:第一閘極封蓋圖案
150:第一源極/汲極圖案
150R:第一源極/汲極凹部
150R_ER:寬度延伸區
151:第一半導體襯裡層
152:第一半導體填充層
155:第一金屬矽化物層
180:第一源極/汲極觸點
185:源極/汲極蝕刻終止層
190:第一層間絕緣層
191:第二層間絕緣層
205:佈線結構
206:佈線通孔
207:佈線線路
A-A、C-C、D-D:線
AP1:第一主動圖案
BP1:第一下部圖案
BP1_US、NS1_US:上部表面
D1:第一方向
D2:第二方向
D3:第三方向
GS1:第一閘極結構
INT1_GS1:第一內部閘極結構
INT2_GS1:第二內部閘極結構
INT3_GS1:第三內部閘極結構
NS1:第一片圖案
NS1_BS:下部表面
P:區

Claims (20)

  1. 一種半導體裝置，包括： 主動圖案，包括在第一方向上延伸的下部圖案及在第二方向上與所述下部圖案間隔開的多個片圖案； 閘極結構，在所述下部圖案上且包括閘極絕緣層、閘極電極以及閘極間隔件，所述閘極電極在垂直於所述第一方向的第三方向上延伸； 源極/汲極圖案，在所述下部圖案上且與所述片圖案及所述閘極絕緣層接觸；以及 第一蝕刻阻擋圖案，在所述閘極間隔件與所述源極/汲極圖案之間， 其中所述閘極間隔件包括面向所述閘極電極且在所述第三方向上延伸的內側壁以及在所述第一方向上自所述閘極間隔件的所述內側壁延伸的連接側壁， 所述源極/汲極圖案包括半導體襯裡層及在所述半導體襯裡層上的半導體填充層， 所述半導體襯裡層與所述片圖案接觸，且包括自所述閘極間隔件的所述連接側壁延伸的小面表面，且 所述第一蝕刻阻擋圖案與所述半導體襯裡層的所述小面表面及所述閘極間隔件的所述連接側壁接觸。
  2. 如請求項1所述的半導體裝置，其中所述第一蝕刻阻擋圖案在所述第三方向上的寬度隨著在所述第一方向上遠離所述閘極電極的距離而增大。
  3. 如請求項1所述的半導體裝置，其中所述第一蝕刻阻擋圖案包括絕緣材料。
  4. 如請求項1所述的半導體裝置，其中所述第一蝕刻阻擋圖案包括阻擋襯裡以及阻擋填充層，所述阻擋襯裡沿著所述半導體襯裡層的所述小面表面及所述閘極間隔件的所述連接側壁延伸，所述阻擋填充層在所述阻擋襯裡上。
  5. 如請求項1所述的半導體裝置，其中所述閘極結構包括在所述下部圖案與所述片圖案之間及彼此鄰近的所述片圖案之間的內部閘極結構，所述內部閘極結構包括所述閘極電極及所述閘極絕緣層，且 所述第一蝕刻阻擋圖案在所述內部閘極結構與所述半導體填充層之間。
  6. 如請求項1所述的半導體裝置，其中所述第一蝕刻阻擋圖案包括面向所述半導體襯裡層的所述小面表面的第一表面、面向所述閘極間隔件的所述連接側壁的第二表面以及自所述第一表面延伸至所述第二表面的連接表面，且 所述第一蝕刻阻擋圖案的所述連接表面的整體與所述半導體填充層接觸。
  7. 如請求項1所述的半導體裝置，其中所述源極/汲極圖案包括在所述第一蝕刻阻擋圖案與所述半導體填充層之間的氣隙。
  8. 如請求項1所述的半導體裝置，更包括： 第二蝕刻阻擋圖案，在所述源極/汲極圖案中， 其中所述第二蝕刻阻擋圖案在所述半導體襯裡層與所述半導體填充層之間，且 所述第二蝕刻阻擋圖案在所述第三方向上的寬度隨著在所述第一方向上遠離所述閘極電極的距離而增大。
  9. 如請求項8所述的半導體裝置，其中所述源極/汲極圖案包括在所述第二蝕刻阻擋圖案與所述半導體填充層之間的氣隙。
  10. 如請求項8所述的半導體裝置，其中所述第二蝕刻阻擋圖案包括與所述半導體襯裡層接觸的第一表面及第二表面以及自所述第一表面延伸至所述第二表面的連接表面，且 所述第二蝕刻阻擋圖案的所述連接表面的整體與所述半導體填充層接觸。
  11. 如請求項1所述的半導體裝置，其中所述半導體襯裡層及所述半導體填充層中的每一者包括矽-鍺。
  12. 一種半導體裝置，包括： 主動圖案，包括在第一方向上延伸的下部圖案及在第二方向上與所述下部圖案間隔開的多個片圖案； 閘極結構，在所述下部圖案上且包括閘極絕緣層、閘極電極以及閘極間隔件，所述閘極電極在垂直於所述第一方向的第三方向上延伸；以及 源極/汲極圖案，在所述下部圖案上且與所述片圖案及所述閘極絕緣層接觸， 其中所述源極/汲極圖案包括半導體襯裡層及在所述半導體襯裡層上且與所述半導體襯裡層接觸的半導體填充層， 所述半導體襯裡層與所述片圖案接觸，且包括自所述閘極間隔件延伸的小面表面，且 在所述片圖案中的一者的水平處的平面圖中， 包括所述半導體襯裡層在所述第三方向上的最大寬度的第一寬度大於所述半導體襯裡層與所述半導體填充層之間的界面在所述第三方向上的第二寬度。
  13. 如請求項12所述的半導體裝置，其中在所述平面圖中，所述半導體填充層與所述半導體襯裡層的所述小面表面的一部分接觸。
  14. 如請求項12所述的半導體裝置，更包括： 蝕刻阻擋圖案，在所述閘極間隔件與所述源極/汲極圖案之間， 其中所述閘極間隔件包括面向所述閘極電極且在所述第三方向上延伸的內側壁以及在所述第一方向上自所述閘極間隔件的所述內側壁延伸的連接側壁，且 所述蝕刻阻擋圖案與所述半導體襯裡層的所述小面表面及所述閘極間隔件的所述連接側壁接觸。
  15. 如請求項14所述的半導體裝置，其中在所述平面圖中，所述蝕刻阻擋圖案更包括在所述半導體襯裡層的所述小面表面與所述閘極間隔件的所述連接側壁之間延伸的第三表面，且所述第三表面為凹面的。
  16. 一種半導體裝置，包括： 第一主動圖案，包括在第一方向上延伸的第一下部圖案以及在第二方向上與所述第一下部圖案間隔開的多個第一片圖案； 第一閘極結構，在所述第一下部圖案上且包括第一閘極絕緣層、第一閘極電極以及第一閘極間隔件，所述第一閘極電極在垂直於所述第一方向的第三方向上延伸； 第二主動圖案，包括在所述第一方向上延伸的第二下部圖案以及在所述第二方向上與所述第二下部圖案間隔開的多個第二片圖案，所述第二下部圖案的上部表面在所述第三方向上的寬度小於所述第一下部圖案的上部表面在所述第三方向上的寬度； 第二閘極結構，在所述第二下部圖案上且包括第二閘極絕緣層、第二閘極電極以及第二閘極間隔件，所述第二閘極電極在所述第三方向上延伸； 第一源極/汲極圖案，在所述第一下部圖案上且與所述第一片圖案及所述第一閘極絕緣層接觸； 第二源極/汲極圖案，在所述第二下部圖案上且與所述第二片圖案及所述第二閘極絕緣層接觸；以及 第一蝕刻阻擋圖案，在所述第一閘極間隔件與所述第一源極/汲極圖案之間， 其中所述第一閘極間隔件包括面向所述第一閘極電極且在所述第三方向上延伸的內側壁以及在所述第一方向上自所述第一閘極間隔件的所述內側壁延伸的連接側壁， 所述第一源極/汲極圖案包括半導體襯裡層及在所述半導體襯裡層上的半導體填充層， 所述半導體襯裡層與所述第一片圖案接觸，且包括自所述第一閘極間隔件的所述連接側壁延伸的小面表面，且 所述第一蝕刻阻擋圖案與所述半導體襯裡層的所述小面表面及所述第一閘極間隔件的所述連接側壁接觸。
  17. 如請求項16所述的半導體裝置，其中所述第二閘極間隔件與所述第二源極/汲極圖案之間沒有蝕刻阻擋圖案。
  18. 如請求項16所述的半導體裝置，更包括： 第二蝕刻阻擋圖案，在所述第二閘極間隔件與所述第二源極/汲極圖案之間， 其中所述第一蝕刻阻擋圖案在所述第一方向上的尺寸大於所述第二蝕刻阻擋圖案在所述第一方向上的尺寸。
  19. 如請求項16所述的半導體裝置，其中所述第一蝕刻阻擋圖案包括阻擋襯裡以及阻擋填充層，所述阻擋襯裡沿著所述半導體襯裡層的所述小面表面及所述第一閘極間隔件的所述連接側壁延伸，所述阻擋填充層在所述阻擋襯裡上。
  20. 如請求項16所述的半導體裝置，更包括： 第二蝕刻阻擋圖案，在所述第一源極/汲極圖案中， 其中所述第二蝕刻阻擋圖案在所述半導體襯裡層與所述半導體填充層之間， 所述第二蝕刻阻擋圖案在所述第三方向上的寬度隨著遠離所述第一閘極電極的距離而增大，且 所述第二源極/汲極圖案中沒有蝕刻阻擋圖案。
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