KR100681206B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

Info

Publication number
KR100681206B1
KR100681206B1 KR1020040113535A KR20040113535A KR100681206B1 KR 100681206 B1 KR100681206 B1 KR 100681206B1 KR 1020040113535 A KR1020040113535 A KR 1020040113535A KR 20040113535 A KR20040113535 A KR 20040113535A KR 100681206 B1 KR100681206 B1 KR 100681206B1
Authority
KR
South Korea
Prior art keywords
silicon
film
contact hole
semiconductor device
recessed
Prior art date
Application number
KR1020040113535A
Other languages
English (en)
Other versions
KR20060074992A (ko
Inventor
이영호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040113535A priority Critical patent/KR100681206B1/ko
Publication of KR20060074992A publication Critical patent/KR20060074992A/ko
Application granted granted Critical
Publication of KR100681206B1 publication Critical patent/KR100681206B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Abstract

본 발명은 고집적 소자의 콘택홀에서 콘택 저항을 개선하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 절연막과 그 하부의 반도체 기판이 리세스된 콘택홀; 및 상기 리세스된 콘택홀 내부에 카본이 도핑된 실리콘-저마늄막, 에피텍셜 실리콘막, 메탈이 적층된 콘택을 포함한다.
리세스된 콘택, 에피택셜 실리콘저마늄, 콘택플러그, 콘택 저항

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시예를 설명하기 위한 리세스된 콘택 및 콘택의 입체 모식도,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트 절연막
33 : 게이트 폴리실리콘막 34 : 게이트하드마스크
35 : 게이트 스페이서 36 : 리세스된 콘택홀
37 : 실리콘 저마늄막 38 : 에피텍셜 실리콘막
39 : 메탈
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스된 콘택 형성 방법에 관한 것이다.
반도체 소자가 점점 고집적화되고 그 크기도 작아지는 추세에 따라, DRAM(Dynamic Random Access Memory)의 경우 특히, 셀 트랜지스터 내의 콘택 사이즈 감소에 의한 많은 영향을 받고 있다. 즉, 반도체 소자가 점점 소형화, 고집적화되면서 콘택 사이즈의 감소에 의한 콘택 면적의 감소로 콘택 저항(Contact resistance)의 증가와 동작 전류(Driving current)의 감소 현상이 나타나고 있고, 이로 인해 반도체 소자의 tWR 불량 및 리프레시 특성 저하와 같은 소자 열화(Degradation) 현상이 나타나고 있다.
도 1은 종래 기술에 따른 반도체 소자의 메탈 플러그의 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 스페이서(13)가 부착된 다수의 게이트 라인(12)을 형성한다. 이어서, 게이트 라인(12) 사이의 콘택홀에 폴리실리콘막을 증착하기 위한 소정 공정을 진행한 후, 게이트 라인(12) 사이의 콘택홀에 폴리실리콘막을 매립하여 메탈 플러그(13)를 완성한다.
전술한 바와 같이, 소자의 콘택 저항을 낮추고 동작 전류를 향상시키고자, 일반적인 방법으로 실리콘 기판 접합 부분의 도펀트 농도를 높이거나, 플러그로 사용하는 콘택 폴리실리콘 내의 도펀트인 인(P) 농도를 높이는 방법을 사용한다.
그러나, 도펀트의 농도를 증가시키는 방법은 도펀트 확산에 의한 내압의 열화 및 소자의 리프레쉬(tREF, refresh) 특성을 저하시키는 문제가 발생한다.
또한, 퍼니스(furnace) 폴리실리콘 증착시 대기압 하에서 퍼니스에 로딩(loading)될 때 존재하는 산소 농도(약 수십 ppm)에 의해 폴리실리콘과 실리콘 기판 사이 계면에 미세 산화막이 형성되는데, 이것이 콘택 저항의 증가에 큰 영향을 주는 것으로 알려져 있다.
위와 같은 문제점을 개선하기 위해, 싱글 타입 CVD(single type Chemical Vapor Deposition) 장비에서 에피텍셜 실리콘(Epitaxial-Si)을 형성하여 기존의 폴리실리콘막의 문제점을 극복할 수 있는 SEG(Selective Epitaxy Growth), SPE(Solid Phase Epitaxy)과 같은 물질을 적용하였다.
현재, sub-100nm 이하의 반도체 소자에서 SEG(Selective Epitaxy Growth), SPE(Solid Phase Epitaxy)방법에 의한 계면 컨트롤에 의해 콘택 저항을 크게 낮출 수 있을 것으로 기대하고 있다.
그러나, 소자의 고집적화가 계속됨에 따라 낮은 콘택 저항을 유지해야하므로 SEG, SPE 방법에 의한 에피텍셜 실리콘도 한계를 나타낼 것으로 예상된다.
왜냐하면, 에피텍셜 실리콘도 물질 자체의 비저항 측면에서 한계가 있기 때문에 에피텍셜 실리콘에 대략 1E20atoms/cm3 수준으로 약 1E-3mΩ-cm의 비저항 값을 보이며 이 이하로 낮추기는 곤란하다.
현재 콘택 저항을 줄이고자 하는 방법은 플러그 물질의 선택 및 계면의 컨트롤에 집중되어 있으며, 기존 폴리실리콘을 대체한 에피텍셜 실리콘을 사용하여 저온에서 저농도 인을 도핑하여도 반도체 소자의 콘택 저항을 상당히 낮출 수 있다.
그러나 이와 같은 에피텍셜 실리콘으로도 실리콘 물질 자체의 한계 때문에 차세대 반도체 소자에서의 콘택 저항을 만톡시키기 어려울 가능성이 크다.
따라서, sub-100nm 또는 그 이하의 차세대 반도체 소자에서는 에피텍셜 실리콘 적용시의 콘택 저항보다 더 낮은 콘택 저항을 가지는 방법의 개발을 필요로 한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 고집적 소자의 콘택홀에서 콘택 저항을 개선하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 절연막과 그 하부의 반도체 기판이 리세스된 콘택홀, 및 상기 리세스된 콘택홀 내부에 카본이 도핑된 실리콘-저마늄막, 에피텍셜 실리콘막, 메탈이 적층된 콘택을 포함하는 반도체 소자를 포함한다.
또한, 본 발명은 반도체 기판 상에 스페이서를 부착한 다수의 게이트 라인을 형성하는 단계, 상기 게이트 라인 사이에 리세스된 콘택홀을 형성하는 단계, 상기 리세스된 콘택홀 내에 카본이 도핑된 실리콘-저마늄막, 에피텍셜 실리콘막을 적층 형성하는 단계, 상기 리세스된 콘택홀 내부를 메탈로 채우는 단계, 및 화학적 기계 적 연마 또는 에치백 공정을 적용하여 결과물을 평탄화시키는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예를 설명하기 위한 리세스된 콘택 및 콘택의 상세 입체 모식도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 게이트 스페이서(23)가 부착된 게이트 패턴(22)을 형성하고 소정의 콘택홀 형성 공정을 진행하여 리세스된 콘택홀(24)을 형성한다.
리세스된 콘택홀(24)은 반도체 기판(21) 하부를 소정 깊이(D)로 식각하여 기존의 콘택홀보다 면적이 증가하여 콘택 저항 개선에 유리하다.
도 2b는 종래의 콘택홀의 상세 입체 모식도이고, 도 2c는 본 발명의 콘택홀의 상세 입체 모식도로서, 도 2b에 도시된 콘택홀의 콘택 면적이 (A)인 것에 비해, 본 발명에서 제안한 도 2c의 리세스된 콘택홀의 콘택 면적은 (A+2B+2C)를 갖게 되고, 저항은 면적에 반비례하므로 1/(A):1/(A+2B+2C)의 비율 만큼 저항이 감소하게 된다.
위와 같이 형성된 리세스된 콘택홀 영역에 스트레인(strain)되어 있는 카본(C)이 도핑된 실리콘 저마늄막을 리세스된 깊이(D)보다 두께가 낮게 또는 같게 또는 높게 선택적으로 증착하고, 연속적으로 선택적 증착에 의해 에피텍셜 실리콘을 증착한다.
카본이 격자 대체 위치(substitutional site)에 약하게 도핑된(0.1%∼1%) 실리콘 저마늄막 내의 도펀트 중 인(P) 또는 붕소(B)는 도펀트 확산이 억제되고, 반면에 비소(As), 안티몬(Sb)은 확산이 증가하는 것으로 알려져 있다.
인 또는 붕소와 같은 도펀트 확산이 억제되는 이유는 실리콘 내의 카본은 대체 틈새 메카니즘(Substitutional-Interstitial Mechanism)에 의해 확산하는데, 카본이 도핑된 영역에서 밖으로의 카본의 플럭스(Flux)는 카본이 도핑된 영역에 아래 반응식 1과 같이 틈새 실리콘 원자(Si self-interstitials)의 낮은 포화(undersaturation) 상태와 대체 위치 빈자리(Vacancy)의 과포화(supersaturation) 상태를 만들게 된다.
Substitutional Carbon(Cs) + Silicon Self-interstitials(i) <-> Interstitial Carbon(Ci)
즉, 하나의 대체 위치 카본(Cs)에 의해 하나의 틈새 위치 카본(Ci)과 하나의 대체 위치 빈자리(i)가 생기게 된다. 즉, 카본이 이동한 틈새 위치 하나가 없어지며, 원래 카본이 있던 곳은 대체 위치 빈자리 하나가 생기게 된다. 따라서, 이 영역에 도핑된 원소가 틈새 위치 확산(interstitial mechanism)에 의해 확산되는 원소(P, B)는 확산이 억제되며, 대체 위치 확산(vacancy mechanism)에 의해 확산되는 원소(As, Sb)는 확산이 증가하게 된다.
이 확산 억제 효과는 카본이 대체 위치에 도핑되는 경우 나타나며 틈새 위치 도핑의 경우는 오히려 역효과를 발생시킨다.
결론적으로, 위와 같은 특성을 이용하면 리세스된 콘택홀에 채워진 실리콘 저마늄막을 인으로 도핑하여 도핑을 높게 하여 콘택 저항을 감소시키면서도 확산 억제 효과를 얻을 수 있다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 활성 영역과 필드 산화막이 정의된 반도체 기판 상(31)에 게이트 절연막(32), 게이트 폴리실리콘막(33), 하드마스크질화막(34)의 순서로 적층된 다수의 게이트 라인(100)을 형성한다.
이 때, 게이트 라인(100)의 형성 방법은 먼저 반도체 기판(31) 상에 게이트 절연막(32)을 형성한 후, 게이트 절연막(32) 상에 게이트 폴리실리콘막(33) 및 하드마스크질화막(34)을 차례로 증착한다. 그리고 나서, 하드마스크질화막(34) 상에 게이트 라인(100)을 패터닝하기 위한 포토레지스트 패턴(도시 생략)을 형성하고, 포토레지스트 패턴을 식각마스크로 하드마스크질화막(34)을 식각한 후에, 포토레지스트 패턴을 제거하며, 하드마스크질화막(34)을 식각마스크로 하여 게이트 폴리실리콘막(34) 및 게이트 절연막(32)을 동시에 패터닝한다.
계속해서, 도 3b에 도시된 바와 같이, 게이트 라인(100)을 포함한 전면에 게이트 스페이서용 실리콘 산화막(도면부호 생략), 실리콘질화막(도면부호 생략)을 차례로 형성한다.
이 때, 실리콘 질화막은 식각베리어 역할을 해야하므로 그 두께가 50Å∼200 Å이 바람직하고, 실리콘 산화막은 하드마스크질화막(34)을 충분히 보호하도록 50Å∼100Å의 두께로 증착한다.
이어서, 인산 용액(H3PO4)을 이용하여 실리콘 질화막을 식각하고, 불산 용액(HF)을 이용하여 실리콘 산화막을 선택적으로 제거하여 게이트 라인(100)의 측벽에 부착된 게이트 스페이서(35)를 형성한다.
계속해서, 소스/드레인 및 접합(junction) 이온 주입 공정 후, HBr 또는 Cl2 기체를 이용한 식각 공정을 통해 반도체 기판(31)으로부터 소정 깊이가 식각된 10Å∼200Å 깊이를 갖는 리세스된 콘택홀(36)을 형성한다. 이 때, 리세스된 콘택홀(36)을 먼저 형성한 후, 접합(도시 생략) 이온 주입을 할 수 있으며, 접합 깊이, 내압과 같은 파라미터는 소자 특성을 고려하여 최적화하며 이는 실험에 의하여 결정할 수 있다.
이어서, 도 3c에 도시된 바와 같이, 리세스된 콘택홀(36) 내부에 실리콘 저마늄막(Si-Ge)(37)과 에피텍셜 실리콘막(Epi-Si)(38)을 증착하기 전에 습식 세정, 건식 세정 및 인시튜(in situ) 표면 처리에 의해 계면 물질을 완전히 제거한다.
이와 같은 전처리 공정 후, 대체 위치에(subsititutional site) 카본이 0%∼1.0% 범위로 도핑된 1Å∼100Å 두께의 실리콘 저마늄막(37)과 1Å∼100Å 두께의 에피텍셜 실리콘막(38)을 차례로 성장시킨다.
이 때, 실리콘-저마늄막(37)/에피텍셜 실리콘막(38)은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD) APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy)의 그룹에서 선택된 장비를 이용하여 리세스 깊이보다 낮게 또는 높게 또는 같은 높이로 형성한다. 본 실시예에서는 리세스 깊이보다 높게 실리콘-저마늄막(37)/에피텍셜 실리콘막(38)을 형성하였다.
또한, 실리콘-저마늄막(37)에서 저마늄 농도는 0%∼100%, 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 1E18∼1E21 atoms/cm3 불순물 도핑 농도로 도핑한다.
또한, 에피텍셜 실리콘막(38)의 불순물 도핑 농도는 논 도프(Non Dope)에서 1E21 atoms/cm3의 범위를 갖는다. 상기 에피텍셜 실리콘막(38)은 후속 메탈 플러그 형성시 패드막으로 사용하여 메탈 플러그의 적용을 가능하게 하며, 그 두께는 금속막에 의한 예상 손실 두께 만큼 성장시킨다.
설명한 바와 같이, 리세스된 콘택홀에 실리콘-저마늄막(37) 형성시 실리콘-저마늄막(37)에서의 실리콘과 저마늄의 격자 부정합에 의해 발생하는 스트레인이 채널 영역에 스트레인을 유도한다. 따라서, 스트레인되어 있는 막에서 캐리어 이동도(Carrier mobility)는 증가하며 채널에 형성된 스트레인은 채널에서의 캐리어 이동도를 증가시켜 동작 속도를 향상시키며, 채널 길이가 작아질수록 국소적인 스트레인은 증가하므로 최소 선폭이 감소하여 채널 길이가 감소할수록 이 효과는 더욱 유효하다.
계속해서, 실리콘-저마늄막(37)과 에피텍셜 실리콘막(38)을 성장시킨 후에, 결과물의 전면에 플러그로 사용되는 메탈(39)을 증착한다. 이 때, 메탈(39)은 Ti, TiN, Ni, W과 같은 저항이 낮은 메탈의 그룹에서 선택된 어느 한 메탈을 사용한다.
이어서, 도 3d에 도시된 바와 같이, 에치 백(Etch Back) 또는 화학적 기계적 연마법(Chemical Mechanical Polishing; CMP)을 통해 하드마스크질화막(35)이 드러날 때까지 메탈(39a)을 평탄화시킨다.
상술한 바와 같이 본 발명은 리세스된 콘택홀에 채워진 실리콘 저마늄막을 인(P)으로 도핑하여 도핑 농도를 증가시켜 콘택 저항을 감소시키면서도 도펀트 확산을 억제할 수 있다.
또한, 본 발명은 집적도 향상에 따른 콘택 사이즈의 감소를 리세스된 콘택홀 형성에 의해 콘택홀 면적을 증가시키고, 이렇게 형성된 콘택홀에 선택적으로 카본이 약하게 도핑된 실리콘 저마늄막과 에피텍셜 실리콘을 성장시키므로써 실리콘 저마늄막의 도펀트 확산 방지와 스트레인을 이용하고, 후속 메탈 플러그 형성을 용이하게 함으로써, 콘택 저항을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스된 콘택을 적용하여 리세스된 콘택홀 내에서 플러그가 차지하는 면적을 증가시킬 수 있고, 반도체 소자의 콘택 저항을 감소시켜 소자 의 특성을 향상시킬 수 있다.
또한, 리세스 깊이의 최적화 및 카본이 약하게 도핑된 실리콘 저마늄의 두께와 농도의 최적화에 의해 최소 선폭이 더욱더 작아지는 차세대 반도체 소자에서 콘택 저항 감소 효과를 얻을 수 있다.

Claims (9)

  1. 절연막과 그 하부의 반도체 기판이 리세스된 콘택홀; 및
    상기 리세스된 콘택홀 내부에 카본이 도핑된 실리콘-저마늄막, 에피텍셜 실리콘막, 메탈이 적층된 콘택을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 카본이 도핑된 실리콘-저마늄막은 상기 반도체 기판의 리세스 깊이보다 낮거나, 같거나, 높게 형성된 반도체 소자.
  3. 제 1항에 있어서,
    상기 메탈은 Ti, TiN, Ni, W의 그룹에서 선택된 어느 한 메탈을 사용하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 카본이 도핑된 실리콘-저마늄막에는 인(P) 또는 붕소(B)가 도핑된 반도체 소자.
  5. 반도체 기판 상에 스페이서를 부착한 다수의 게이트 라인을 형성하는 단계;
    상기 게이트 라인 사이에 리세스된 콘택홀을 형성하는 단계;
    상기 리세스된 콘택홀 내에 카본이 도핑된 실리콘-저마늄막, 에피텍셜 실리콘막을 적층 형성하는 단계;
    상기 리세스된 콘택홀 내부를 메탈로 채우는 단계; 및
    화학적 기계적 연마 또는 에치백 공정을 적용하여 결과물을 평탄화시키는 단계
    를 포함하는 반도체 소자 형성 방법.
  6. 제 5항에 있어서,
    상기 리세스된 콘택홀을 형성하는 단계는,
    상기 스페이서 형성 후, HBr 또는 Cl2 기체를 이용하여 상기 반도체 기판 하부로 소정 깊이 식각하여 형성하는 반도체 소자 형성 방법
  7. 제 5항에 있어서,
    상기 실리콘-저마늄막과 상기 에피텍셜 실리콘막은 LPCVD, VLPCVD, PECVD, UHVCVD, RTCVD, APCVD, MBE의 그룹에서 선택된 어느 한 장비를 사용하여 형성하는 반도체 소자 형성 방법.
  8. 제 5항에 있어서,
    상기 실리콘-저마늄막은 1Å∼100Å, 상기 에피텍셜 실리콘막은 1Å∼100Å의 두께로 형성하는 반도체 소자 형성 방법.
  9. 제 5항에 있어서,
    상기 실리콘 저마늄막은 인 또는 붕소가 1E18 atoms/cm3∼1E21 atoms/cm3 의 불순물 농도로 도핑된 반도체 소자 형성 방법.
KR1020040113535A 2004-12-28 2004-12-28 반도체 소자 제조 방법 KR100681206B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040113535A KR100681206B1 (ko) 2004-12-28 2004-12-28 반도체 소자 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040113535A KR100681206B1 (ko) 2004-12-28 2004-12-28 반도체 소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20060074992A KR20060074992A (ko) 2006-07-04
KR100681206B1 true KR100681206B1 (ko) 2007-02-09

Family

ID=37167599

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040113535A KR100681206B1 (ko) 2004-12-28 2004-12-28 반도체 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR100681206B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101120181B1 (ko) * 2008-04-21 2012-02-27 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100983818B1 (ko) 2009-09-02 2010-09-27 한국전자통신연구원 볼로미터용 저항재료, 이를 이용한 적외선 검출기용 볼로미터, 및 이의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101120181B1 (ko) * 2008-04-21 2012-02-27 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Also Published As

Publication number Publication date
KR20060074992A (ko) 2006-07-04

Similar Documents

Publication Publication Date Title
TWI816685B (zh) 半導體裝置及其製造方法
KR101637718B1 (ko) 반도체 디바이스의 핀 구조체
CN106098775B (zh) 半导体器件
KR100487922B1 (ko) 반도체소자의 트랜지스터 및 그 형성방법
TWI553778B (zh) 具有埋入式位元線之半導體裝置
US20100019276A1 (en) All around gate type semiconductor device and method of manufacturing the same
US9761721B2 (en) Field effect transistors with self-aligned extension portions of epitaxial active regions
KR20180076424A (ko) 반도체장치 및 그 제조 방법
KR100416627B1 (ko) 반도체 장치 및 그의 제조방법
KR100603588B1 (ko) 낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법
US9537004B2 (en) Source/drain formation and structure
US9048218B2 (en) Semiconductor device with buried gates and method for fabricating the same
US8933509B2 (en) Semiconductor device and method for fabricating the same
KR102452016B1 (ko) 에피택시 소스/드레인 영역의 매립형 스트레서
KR101116356B1 (ko) 플라즈마 도핑 방법 및 그를 이용한 반도체장치 제조 방법
KR100681206B1 (ko) 반도체 소자 제조 방법
KR100944356B1 (ko) 반도체 소자 및 그 제조 방법
KR100681210B1 (ko) 반도체 소자의 콘택 플러그 및 그 형성방법
KR20080029574A (ko) 인시츄 식각 방식에 의한 반도체소자의 리세스된 콘택플러그 형성 방법
KR100642392B1 (ko) 반도체 소자 및 그 제조 방법
KR100780632B1 (ko) 반도체 소자의 컨택 플러그 형성방법
KR100733428B1 (ko) 반도체 소자의 콘택 제조 방법
KR20060046909A (ko) 리세스 채널을 갖는 트랜지스터 제조방법
CN111697052A (zh) 半导体结构及其形成方法
KR20120064313A (ko) 매립 게이트를 갖는 반도체 장치 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee