KR20110001786A - 반도체 소자의 비트라인 형성방법 및 비트라인 형성용 마스크 - Google Patents

반도체 소자의 비트라인 형성방법 및 비트라인 형성용 마스크 Download PDF

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Abstract

본 발명은 반도체 소자의 비트라인 형성방법 및 비트라인 형성용 마스크에 관한 것으로, 특히 비트라인 셀과 비트라인 콘택의 선폭 차이를 유지하면서 DOF 마진을 감소시켜 저장전극 콘택 형성시 SAC 페일을 방지할 수 있고, 비트라인 셀의 끊어지는 현상도 방지하여, 공정 마진을 향상시켜 반도체 소자의 수율을 증가시키는 반도체 소자의 비트라인 형성방법 및 비트라인 형성용 마스크에 관한 것이다.
본 발명의 반도체 소자의 비트라인 형성방법은, 비트라인 셀 영역에 대응하는 라인(line) 형상의 제 1 마스크 패턴을 형성하는 단계; 비트라인 콘택 영역에 대응하는 필라(pillar) 형상의 제 2 마스크 패턴을 형성하는 단계; 및 상기 제 1 및 제 2 마스크 패턴을 마스크로 비트라인 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 비트라인 형성방법 및 비트라인 형성용 마스크{METHOD OF FORMING BIT LINE OF SEMICONDUCTOR DEVICE AND MASK FOR FORMING BIT LINE}
본 발명은 반도체 소자의 비트라인 형성방법 및 비트라인 형성용 마스크에 관한 것이다. 보다 상세하게는 6F2 레이아웃의 반도체 소자에서 비트라인을 형성하는 방법과 그 마스크에 관한 것이다.
반도체 소자 중 대표적인 메모리 소자인 디램(DRAM) 소자의 셀 레이아웃은 8F2에서 점차 6F2로 변화하고 있다. 8F2 레이아웃에서는 비트라인이 직선 형상의 라인 앤 스페이스(line and space) 패턴으로 구성되지만, 6F2 레이아웃에서는 도 1 내지 도 3에 도시된 바와 같이 비트라인이 직선 형상이 아니라 라인 형상의 비트라인 셀 영역(10)에 패드 형상의 비트라인 콘택 영역(20)이 함께 형성된 모습의 ‘dog bone’ 타입으로 비트라인을 만들 필요가 있다.
이는 비트라인 콘택 영역(20)의 경우 접합영역(junction)과의 전기적 연결이 용이하도록 충분한 면적을 가질 필요가 있지만, 비트라인 셀 영역(10)의 경우 그 사이에 형성되는 공간에 저장전극 콘택 영역(미도시)이 형성될 필요가 있으므로, 저장전극 콘택 영역 확보를 위해 비트라인 셀 영역(10)의 선폭을 감소시켜야 하기 때문이다.
이와 같이 비트라인 셀 영역(10)의 선폭을 충분히 작게 형성하지 않으면, 저장전극 콘택 형성 과정에서 SAC(Self Aligned Contact; 자기정렬 콘택) 공정시 식각 마진이 충분하지 않아 저장전극 콘택 하부가 오픈되지 않거나 주위의 비트라인 이 식각되어 버리는 SAC 페일(fail)이 발생하게 된다.
그리고 이와 같이 비트라인 셀 영역(10)과 비트라인 콘택 영역(20)의 선폭을 달리하여 패터닝할 경우, 도 3에 도시된 바와 같이 비트라인 셀 영역(10)과 비트라인 콘택 영역(20)에서 감광막 패턴이 잔류하는 두께가 서로 다르게 되어 비트라인 셀 영역(10)과 비트라인 콘택 영역(20) 간의 DOF(Depth Of Focus) 마진(margin) 차이가 발생한다.
특히 반도체 소자의 선폭이 점차 미세해지면서, 이러한 DOF 마진 차이는 비트라인 셀 영역(10)의 식각시 비트라인 셀 영역(10)의 패턴이 끊어지는 현상을 유발하는 등 문제가 되고 있다. 예컨대 도 2의 (b)를 참조하면 비트라인 셀 영역 중‘A' 부분에서 패턴이 끊어지는 문제가 발생할 수 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 비트라인 셀과 비트라인 콘택을 별개의 마스크로 제작함으로써, 비트라인 셀과 비트라인 콘택의 선폭 차이를 유지하면서 DOF 마진을 감소시켜 저장전극 콘택 형성시 SAC 페일을 방지할 수 있고, 비트라인 셀의 끊어지는 현상도 방지하여, 공정 마진을 향상시켜 반도체 소자의 수율을 증가시키는 반도체 소자의 비트라인 형성방법 및 비트라인 형성용 마스크를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 비트라인 셀 영역에 대응하는 라인(line) 형상의 제 1 마스크 패턴을 형성하는 단계; 비트라인 콘택 영역에 대응하는 필라(pillar) 형상의 제 2 마스크 패턴을 형성하는 단계; 및 상기 제 1 및 제 2 마스크 패턴을 마스크로 비트라인 패턴을 형성하는 단계를 포함하여, 비트라인 셀과 비트라인 콘택의 선폭 차이를 유지하면서 DOF 마진을 감소시켜 저장전극 콘택 형성시 SAC 페일을 방지하는 것을 특징으로 한다.
나아가 상기 제 1 마스크 패턴을 형성한 후, 상기 제 1 마스크 패턴이 현상되지 않도록 프리징(freezing)시키는 단계를 더 포함하여, 제 2 마스크 패턴의 노광 및 현상 시 제 1 마스크 패턴이 현상되지 않는 것을 특징으로 한다.
또한, 싱기 제 1 마스크 패턴을 프리징 시키는 단계는, 프리징 제(freezing agent)를 제 1 마스크 패턴(45)에 코팅시킨 후 세척하는 방법, 100 ℃ 내지 200 ℃ 정도의 온도에서 베이크(bake)하는 방법 혹은 100 nm 내지 200 nm 파장의 빛을 조사하는 방법 중 어느 하나를 포함하는 것이 바람직하다.
나아가 상기 제 2 마스크 패턴을 형성하는 단계는, 상게 제 1 마스크 패턴이 형성된 피식각층의 상부에 마스크 물질을 도포하는 단계 및 노광 및 현상 공정으로 상기 마스크 물질을 패터닝하는 단계를 포함하는 것이 바람직하다.
그리고 상기 제 1 및 제 2 마스크 패턴을 마스크로 비트라인 패턴을 형성하는 단계는, 상기 제 1 및 제 2 마스크 패턴에 의해 형성된 공간에 비트라인 물질을 매립하는 단계를 포함하고, 이 비트라인 물질을 평탄화시킴으로써 다마신 공법에 의해 비트라인 패턴을 형성하는 것을 특징으로 한다.
나아가 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은, 감광막, 질화막 또는 비정질 탄소 중 어느 하나를 포함하는 것이 바람직하다.
또한 상기 피식각층은 폴리실리콘, 텅스텐 혹은 구리 중 어느 하나를 포함하는 도전체인 것이 바람직하다.
아울러, 본 발명에 따르는 비트라인 형성용 마스크는 비트라인 셀 영역에 대응하는 라인(line) 형상의 제 1 마스크 패턴; 및 비트라인 콘택 영역에 대응하는 필라(pillar) 형상의 제 2 마스크 패턴을 포함하여, 비트라인 셀과 비트라인 콘택의 선폭 차이를 유지하면서 DOF 마진을 감소시켜 저장전극 콘택 형성시 SAC 페일을 방지하는 것을 특징으로 한다.
나아가 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은, 레티클(reticle)일 수도 있으며, 감광막, 질화막 또는 비정질 탄소 중 어느 하나를 포 함하는 것이 바람직하다.
본 발명의 반도체 소자의 비트라인 형성방법 및 비트라인 형성용 마스크는 비트라인 셀과 비트라인 콘택의 선폭 차이를 유지하면서 DOF 마진을 감소시켜 저장전극 콘택 형성시 SAC 페일을 방지할 수 있고, 비트라인 셀의 끊어지는 현상도 방지하여, 공정 마진을 향상시켜 반도체 소자의 수율을 증가시키는 효과를 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 비트라인 형성방법 및 비트라인 형성용 마스크의 일실시예에 대해 상세히 설명하기로 한다.
종래의 비트라인 형성용 마스크를 개략적으로 도시한 도 4를 참조하면, 종래에는 비트라인 셀 영역(10; 도 1 참조) 및 비트라인 콘택 영역(20)을 형성하기 위한 마스크는 ‘dog bone' 형상의 한 마스크 패턴(30)만을 포함하고 있으며, 이 마스크 패턴(30)을 이용하여 피식각층을 식각하여 비트라인 셀 영역(10)과 비트라인 콘택 영역(20)을 동시에 패터닝 하는 방법을 이용하였다.
본 발명에 따르는 비트라인 형성용 마스크를 개략적으로 도시한 도 5를 참조하면, 본 발명에 따르는비트라인 형성용 마스크는 라인 앤 스페이스 형상의 제 1 마스크 패턴(40)과, 패드(pad) 형상의 제 2 마스크 패턴(50)을 포함하며, 이 두 마스크 패턴(40, 50)은 별개로 형성되어 각각의 마스크 패턴을 형성한다. 그리고 이러한 제 1 및 제 2 마스크 패턴(40, 50)을 형성하기 위한 레티클(reticle) 또한 이에 대응하는 형상의 두 레티클을 포함하여 형성된다.
두 마스크 패턴(40, 50)의 배치는, 제 2 마스크 패턴(50)이 제 1 마스크 패턴(40)과 중첩되는 위치에 위치하게 되어, 결과적으로 도 4에 도시된 모습의 마스크 패턴을 형성한다. 그리고 두 마스크 패턴(40, 50)은 감광막(photoresist)으로 이루어질 수도 있고, 감광막이 아닌 질화막이나 비정질 탄소와 같은 다른 하드마스크(hard mask) 패턴으로 이루어질 수도 있다.
이와 같이 비트라인 셀 영역(10)의 제 1 마스크 패턴(40)과 비트라인 콘택 영역(20)의 제 2 마스크 패턴(50)을 별개로 형성함으로써, 비트라인 셀 영역(10)의 선폭을 충분히 작게 하면서 비트라인 콘택 영역(20)의 크기는 충분히 크게 형성할 수 있어서, 저장전극 콘택 형성 과정에서 SAC(Self Aligned Contact; 자기정렬 콘택) 공정시 식각 마진을 확보할 수 있어서 SAC 페일(fail)을 방지할 수 있다.
그리고 비트라인 셀 영역(10)과 비트라인 콘택 영역(20) 간의 DOF(Depth Of Focus) 마진(margin) 차이도 감소시킬 수 있으며, 비트라인 셀 영역(10)의 식각시 비트라인 셀 영역(10)의 패턴이 끊어지는 현상도 방지할 수 있으므로, 공정 마진을 향상시키고 반도체 소자의 수율을 향상시킬 수 있다.
도 6 내지 도 10은 본 발명에 따르는비트라인 형성방법을 순차적으로 도시한 도면이고, 도 6 내지 도 10에서 (a)는 단면도, (b)는 평면도이고, (a)는 (b)에서 A-B 선을 따른 단면도이다. 이들 도면을 참조하여 본 발명에 따르는 비트라인 형성방법을 아래에서 설명한다.
먼저 도 6을 참조하면, 반도체 소자(70)의 상부에 피식각층(60)을 형성한다. 여기서 반도체 소자(70)란 비트라인의 하부에 형성되는 소자로서, 트렌지스터(게이 트, 소스, 드레인)와 비트라인 콘택 플러그 등을 포함할 수 있으며 본 발명에서 상세한 도시는 생략한다. 피식각층(60)은 차후 비트라인이 될 물질로서, 폴리실리콘이나 텅스텐(W) 혹은 구리(Cu) 등 도전물질로 이루어진다.
그리고 피식각층(60)의 상부에는 라인 앤 스페이스(line and space) 타입의 제 1 마스크 패턴(40)을 형성한다. 제 1 마스크 패턴(40)은 피식각층(60)을 식각할 때 마스크(mask)로 작용하는 패턴으로, 감광막(photoresist) 물질로 이루어지거나, 질화막 또는 비정질 탄소(amorphous carbon)와 같은 재질의 하드마스크(hard mask)로 이루어질 수 있다.
다음으로 도 7을 참조하면, 제 1 마스크 패턴(40)을 프리징(freezing) 시켜 프리징된 제 1 마스크 패턴(45)을 형성한다. 여기서 ‘프리징’이란 제 1 마스크 패턴(40)이 이후 공정에서 노광(expose)되더라도 현상(develop)되지 않도록 하는 공정으로, i) 프리징 제(freezing agent)를 제 1 마스크 패턴(45)에 코팅시킨 후 세척하는 방법과, ii) 100 ℃ 내지 200 ℃ 정도의 온도에서 베이크(bake)하는 방법, 혹은 iii) 100 nm 내지 200 nm 파장의 빛을 조사하는 방법 등이 적용될 수 있다.
이후 도 8에 도시된 바와 같이, 프리징된 제 1 마스크 패턴(45)이 형성된 피식각층(60)의 상부에서 비트라인 콘택 영역(20; 도 1 참조)에 해당되는 영역에, 필라(pillar) 형상의 제 2 마스크 패턴(50)을 형성한다.
이러한 필라 형상의 제 2 마스크 패턴(50)을 형성하는 방법은, 프리징된 제 1 마스크 패턴(45)이 형성된 피식각층(45)의 상부에 감광막(photoresist; 미도시) 을 도포한 후 노광 및 현상 공정을 거쳐 감광막 재질의 제 2 마스크 패턴(50)을 형성하는 방법이 있다. 혹은 프리징된 제 1 마스크 패턴(45)이 형성된 피식각층(45)의 상부에 비정질 탄소와 같은 하드마스크층(미도시)을 형성하고, 하드마스크층 상부에 감광막 패턴(미도시)을 형성한 후 감광막 패턴을 마스크로 하드마스크층을 식각하여 비정질 탄소와 같은 하드마스크층과 동일한 재질의 제 2 마스크 패턴(50)을 형성하는 방법도 가능하다.
그리고 도 9를 참조하면 제 1 마스크 패턴(40)과 제 2 마스크 패턴(50)을 마스크로 피식각층(60)을 식각하여, 비트라인(65)을 형성한다. 마지막으로 도 10에 도시된 바와 같이 제 1 및 제 2 마스크 패턴(40, 50)을 제거한다.
이 비트라인(65)은 종래의 비트라인(10, 20; 도 1 참조)과 같이 ‘dog bone’ 패턴 형상을 가지고 있고, 상술한 바와 같이 비트라인 셀 영역(10) 형상의 제 1 마스크 패턴(40)과 비트라인 콘택 영역(20) 형상의 제 2 마스크 패턴(50)을 별개로 형성하여 피식각층(60)을 식각함으로써, 종래에 비하여 비트라인(65) 패턴을 더 균일하고 정확하게 형성할 수 있다.
이는 라인 앤 스페이스 패턴이 콘택홀 패턴에 비하여 광 근접 효과가 더 적고, 패턴의 선폭 및 피치의 균일도가 콘택홀 패턴보다 높기 때문이며, ‘dog bone' 형상의 마스크 패턴을 하나로 형성하는 것에 비할 때 라인 앤 스페이스 패턴(40)과 필라 타입(pillar type) 패턴을 별개로 형성하는 것이 패턴의 선폭 및 피치의 균일도가 향상된다.
한편 본 발명에서 도면에 도시하지는 않았으나, 제 1 마스크 패턴(40) 및 제 2 마스크 패턴(50)은 각각 라인 패턴(line pattern)과 패드(pad) 형상 내지 필라 타입 패턴(pillar-type pattern)이 아닌, 스페이스 패턴(space pattern)과 홀 패턴(hole pattern)으로 형성하는 방법 즉 음각(negative type) 패턴으로 형성하는 것도 가능하다. 이 경우 스페이스 패턴으로 제 1 마스크 패턴(40)을 형성하고, 홀 패턴으로 제 2 마스크 패턴(50)을 형성한 뒤, 제 1 및 제 2 마스크 패턴(40, 50)에 의해 형성된 공간에 비트라인 물질을 채워 넣어 매립한 후 CMP(Chemical Mechanical Polishing) 나 에치백(etch back)으로 평탄화시키는 소위 다마신(Damescene) 공법을 이용하여, 상술한 실시예와 동일한 형상의 비트라인 셀 영역 및 비트라인 콘택 영역을 가지는 비트라인을 형성할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
도 1은 6F2 레이아웃에서 비트라인의 형상을 도시한 평면도;
도 2는 종래의 비트라인 패터닝 결과를 촬영한 사진;
도 3은 종래의 비트라인 형성용 감광막을 촬영한 사진;
도 4는 종래의 비트라인 형성용 마스크를 개략적으로 도시한 도면;
도 5는 본 발명에 따르는 비트라인 형성용 마스크를 개략적으로 도시한 도면; 그리고,
도 6 내지 도 10은 본 발명에 따르는비트라인 형성방법을 순차적으로 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 비트라인 셀 영역 20 : 비트라인 콘택 영역
30 : 마스크 패턴 40 : 제 1 마스크 패턴
50 : 제 2 마스크 패턴 60 : 피식각층
70 : 반도체 소자

Claims (9)

  1. 비트라인 셀 영역에 대응하는 라인(line) 형상의 제 1 마스크 패턴을 형성하는 단계;
    비트라인 콘택 영역에 대응하는 필라(pillar) 형상의 제 2 마스크 패턴을 형성하는 단계; 및
    상기 제 1 및 제 2 마스크 패턴을 마스크로 비트라인 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  2. 청구항 1에 있어서,
    상기 제 1 마스크 패턴을 형성한 후,
    상기 제 1 마스크 패턴이 현상되지 않도록 프리징(freezing)시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  3. 청구항 2에 있어서,
    싱기 제 1 마스크 패턴을 프리징 시키는 단계는,
    프리징 제(freezing agent)를 제 1 마스크 패턴(45)에 코팅시킨 후 세척하는 방법, 100 ℃ 내지 200 ℃ 정도의 온도에서 베이크(bake)하는 방법 혹은 100 nm 내지 200 nm 파장의 빛을 조사하는 방법 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  4. 청구항 1에 있어서,
    상기 제 2 마스크 패턴을 형성하는 단계는,
    상게 제 1 마스크 패턴이 형성된 피식각층의 상부에 마스크 물질을 도포하는 단계; 및
    노광 및 현상 공정으로 상기 마스크 물질을 패터닝하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  5. 청구항 1에 있어서,
    상기 제 1 및 제 2 마스크 패턴을 마스크로 비트라인 패턴을 형성하는 단계는,
    상기 제 1 및 제 2 마스크 패턴에 의해 형성된 공간에 비트라인 물질을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  6. 청구항 1에 있어서,
    상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은,
    감광막, 질화막 또는 비정질 탄소 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  7. 청구항 1에 있어서,
    상기 피식각층은 폴리실리콘, 텅스텐 혹은 구리 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  8. 비트라인 셀 영역에 대응하는 라인(line) 형상의 제 1 마스크 패턴; 및
    비트라인 콘택 영역에 대응하는 필라(pillar) 형상의 제 2 마스크 패턴
    을 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성용 마스크.
  9. 청구항 8에 있어서,
    상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은,
    레티클(reticle), 감광막, 질화막 또는 비정질 탄소 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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