JPH10312049A - レチクル - Google Patents
レチクルInfo
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- JPH10312049A JPH10312049A JP12269897A JP12269897A JPH10312049A JP H10312049 A JPH10312049 A JP H10312049A JP 12269897 A JP12269897 A JP 12269897A JP 12269897 A JP12269897 A JP 12269897A JP H10312049 A JPH10312049 A JP H10312049A
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- Japan
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- chip
- chips
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】レチクル上の異なるチップを別々にブラインド
遮光して投影露光する時、レチクル上の露光領域を有効
に活用しながら、遮光領域からの漏洩光を遮断してパタ
ーン不良を防止し、同時に、スクライブラインのスペー
ス効率を向上するレチクルを提供する。 【解決手段】異なるチップ１１、１２が配列されたレチ
クル１０において、前記チップ１１、１２によって挟ま
れる構造のスクライブライン１３を、前記チップ１１、
１２の周囲と同様に全面遮光することにより、一方のチ
ップをブラインドで開口設定した時、遮光領域からの漏
洩光を遮断する。更に、前記レチクル１０上のチップ１
１、１２を被処理体に位置合わせするためのマークを、
スクライブライン１３、１４には配置せずに評価チップ
１２内にまとめて配置することにより、前記スクライブ
ライン１４のスペース効率を向上する。
遮光して投影露光する時、レチクル上の露光領域を有効
に活用しながら、遮光領域からの漏洩光を遮断してパタ
ーン不良を防止し、同時に、スクライブラインのスペー
ス効率を向上するレチクルを提供する。 【解決手段】異なるチップ１１、１２が配列されたレチ
クル１０において、前記チップ１１、１２によって挟ま
れる構造のスクライブライン１３を、前記チップ１１、
１２の周囲と同様に全面遮光することにより、一方のチ
ップをブラインドで開口設定した時、遮光領域からの漏
洩光を遮断する。更に、前記レチクル１０上のチップ１
１、１２を被処理体に位置合わせするためのマークを、
スクライブライン１３、１４には配置せずに評価チップ
１２内にまとめて配置することにより、前記スクライブ
ライン１４のスペース効率を向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、縮小投影露光技
術、特にレチクル上の複数の異なるチップパターンを別
々に被処理体上に投影露光する時、遮光領域からの漏洩
光によるパターン不良を防止し、また、スクライブライ
ンのスペース効率を向上するレチクルに関する。
術、特にレチクル上の複数の異なるチップパターンを別
々に被処理体上に投影露光する時、遮光領域からの漏洩
光によるパターン不良を防止し、また、スクライブライ
ンのスペース効率を向上するレチクルに関する。
【０００２】
【従来の技術】半導体素子の製造工程では、レチクル上
のパターンを半導体ウエハ上に投影露光することが要求
される。このような投影露光を可能にする装置の一例と
しては、ステッパと呼ばれる投影露光装置が一般的であ
る。ステッパはレチクル上のパターンを所定の縮小率で
半導体ウエハに投影し、ステップアンドリピート（繰り
返し）露光により半導体ウエハ全面にパターンを配列し
て焼き付けていく。
のパターンを半導体ウエハ上に投影露光することが要求
される。このような投影露光を可能にする装置の一例と
しては、ステッパと呼ばれる投影露光装置が一般的であ
る。ステッパはレチクル上のパターンを所定の縮小率で
半導体ウエハに投影し、ステップアンドリピート（繰り
返し）露光により半導体ウエハ全面にパターンを配列し
て焼き付けていく。
【０００３】ところで、近年、露光パターンの微細化、
及び、半導体素子構造の複雑化に伴い、フォト工程数が
増加傾向にある。半導体ウエハ上には、製品チップの他
に、その製品の各種特性を測定するための評価パターン
が配置された評価チップを５チップ程配列する必要があ
る。それには、製品チップ用レチクルと評価チップ用レ
チクルが必要になる。従って、フォト工程数の増加に伴
って必要なレチクル数が増え、フォト工程の製造コスト
が上がり、また、投影露光時のレチクル交換頻度も増え
るために、量産効率が低下するという問題が生じる。
及び、半導体素子構造の複雑化に伴い、フォト工程数が
増加傾向にある。半導体ウエハ上には、製品チップの他
に、その製品の各種特性を測定するための評価パターン
が配置された評価チップを５チップ程配列する必要があ
る。それには、製品チップ用レチクルと評価チップ用レ
チクルが必要になる。従って、フォト工程数の増加に伴
って必要なレチクル数が増え、フォト工程の製造コスト
が上がり、また、投影露光時のレチクル交換頻度も増え
るために、量産効率が低下するという問題が生じる。
【０００４】
【発明が解決しようとする課題】こうした問題を解決す
るための手段の一例が、特開昭６１−２７５４３の公報
に開示されている。この発明は、製品チップと評価チッ
プを同一レチクル上に配列し、半導体ウエハ上に別々に
投影露光するものである。前記レチクルを用いて半導体
ウエハ上にステップアンドリピートで投影露光する時、
前記半導体ウエハ上の製品チップの露光個所では、ステ
ッパのブラインドの開口部を製品チップ側のみ露光され
るように設定する。また、評価チップの露光個所では、
前記ブラインドの開口設定と、レチクル上の製品チップ
と評価チップの位置の違いによる前記半導体ウエハを支
持するステージ側の位置的なオフセットを考慮して評価
チップのみ露光されるように設定する。これにより、レ
チクルは１枚ですみ、レチクルの交換も不要となる。
るための手段の一例が、特開昭６１−２７５４３の公報
に開示されている。この発明は、製品チップと評価チッ
プを同一レチクル上に配列し、半導体ウエハ上に別々に
投影露光するものである。前記レチクルを用いて半導体
ウエハ上にステップアンドリピートで投影露光する時、
前記半導体ウエハ上の製品チップの露光個所では、ステ
ッパのブラインドの開口部を製品チップ側のみ露光され
るように設定する。また、評価チップの露光個所では、
前記ブラインドの開口設定と、レチクル上の製品チップ
と評価チップの位置の違いによる前記半導体ウエハを支
持するステージ側の位置的なオフセットを考慮して評価
チップのみ露光されるように設定する。これにより、レ
チクルは１枚ですみ、レチクルの交換も不要となる。
【０００５】しかし、前述の発明では、ステッパのブラ
インドの開口部を製品チップ、または、評価チップのど
ちらかに設定した時、遮光されたチップ側、特に、製品
チップと評価チップに挟まれる構造のスクライブライン
近傍からの漏洩光が露光されてしまい、半導体ウエハ上
のパターン不良を引き起こす。ブラインドを設定する時
の位置精度は、ここ数年の間に飛躍的に改善されたが、
それでも半導体ウエハ上に換算して約１００ミクロン程
の誤差が生じる。従って、前記レチクル上の製品チップ
と評価チップとの間に、何か光を遮光する手段がない限
り漏洩光を無くすことはできない。また、前記半導体ウ
エハと前記レチクル上のチップパターンを位置合わせす
るための位置合わせマークは、スクライブライン上に配
置されるのが一般的である。しかし、近年のフォト工程
数の増加に伴って前記マーク数も増え、前記マークのス
クライブライン占有率が著しく高くなり、他のモニター
用パターンを配置する時のスペース効率が悪いという問
題もある。
インドの開口部を製品チップ、または、評価チップのど
ちらかに設定した時、遮光されたチップ側、特に、製品
チップと評価チップに挟まれる構造のスクライブライン
近傍からの漏洩光が露光されてしまい、半導体ウエハ上
のパターン不良を引き起こす。ブラインドを設定する時
の位置精度は、ここ数年の間に飛躍的に改善されたが、
それでも半導体ウエハ上に換算して約１００ミクロン程
の誤差が生じる。従って、前記レチクル上の製品チップ
と評価チップとの間に、何か光を遮光する手段がない限
り漏洩光を無くすことはできない。また、前記半導体ウ
エハと前記レチクル上のチップパターンを位置合わせす
るための位置合わせマークは、スクライブライン上に配
置されるのが一般的である。しかし、近年のフォト工程
数の増加に伴って前記マーク数も増え、前記マークのス
クライブライン占有率が著しく高くなり、他のモニター
用パターンを配置する時のスペース効率が悪いという問
題もある。
【０００６】このような問題を解決するための手段の一
例が、特開昭６３−５２４０９の公報に開示されてい
る。この発明は、製品チップと評価チップの間に遮光パ
ターンを配置するものである。ブラインドの開口部を、
製品チップ、または、評価チップのどちらかに設定して
も、前記遮光パターンがあるために、遮光されたチップ
側からの漏洩光を遮断できる。しかし、前述の発明で
は、スクライブラインを含む製品チップと評価チップの
間に新たな遮光パターンを挿入する必要があり、前記チ
ップの配列を変更することが避けられないため、ステッ
パの露光領域を有効に活用できない。更に、前述の発明
からは、スクライブラインのスペース効率を向上させる
ことはできない。
例が、特開昭６３−５２４０９の公報に開示されてい
る。この発明は、製品チップと評価チップの間に遮光パ
ターンを配置するものである。ブラインドの開口部を、
製品チップ、または、評価チップのどちらかに設定して
も、前記遮光パターンがあるために、遮光されたチップ
側からの漏洩光を遮断できる。しかし、前述の発明で
は、スクライブラインを含む製品チップと評価チップの
間に新たな遮光パターンを挿入する必要があり、前記チ
ップの配列を変更することが避けられないため、ステッ
パの露光領域を有効に活用できない。更に、前述の発明
からは、スクライブラインのスペース効率を向上させる
ことはできない。
【０００７】そこで、本発明の目的とするところは、レ
チクル上の複数の異なるチップパターンを別々に被処理
体に投影露光する時、前記レチクル上に新たにパターン
を挿入したり、前記チップパターンの配列を変更する等
の必要がなく、ステッパの露光領域を有効に活用しなが
ら、遮光領域からの漏洩光によるパターン不良を防止
し、また、スクライブライン上に各種モニター用パター
ンを配置する時のスペース効率を向上するレチクルを提
供することにある。
チクル上の複数の異なるチップパターンを別々に被処理
体に投影露光する時、前記レチクル上に新たにパターン
を挿入したり、前記チップパターンの配列を変更する等
の必要がなく、ステッパの露光領域を有効に活用しなが
ら、遮光領域からの漏洩光によるパターン不良を防止
し、また、スクライブライン上に各種モニター用パター
ンを配置する時のスペース効率を向上するレチクルを提
供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
被処理体ステージに支持された被処理体を、投影レンズ
を介して露光するために用いられ、複数の異なるチップ
パターンが配列されたレチクルにおいて、前記配列され
たチップに挟まれる構造のスクライブラインが、前記チ
ップの周囲と同様に全面遮光された構造であることを特
徴とする。
被処理体ステージに支持された被処理体を、投影レンズ
を介して露光するために用いられ、複数の異なるチップ
パターンが配列されたレチクルにおいて、前記配列され
たチップに挟まれる構造のスクライブラインが、前記チ
ップの周囲と同様に全面遮光された構造であることを特
徴とする。
【０００９】請求項１記載の発明では、例えば、レチク
ル上に製品チップと評価チップが２チップ配列され、そ
れを別々に半導体ウエハ上に投影露光する場合、製品チ
ップと評価チップに挟まれる構造のスクライブライン
が、前記チップの周囲と同様に全面遮光される。これに
よって、どちらか一方のチップをステッパのブラインド
で開口設定し、他方を遮光する場合、スクライブライン
は通常半導体ウエハ上に換算して１５０ミクロン前後の
幅であるため、ブラインドの位置的な誤差が生じても、
遮光領域からの漏洩光を完全に遮断することができる。
また、請求項１記載の発明では、元々存在するスクライ
ブラインを遮光するので、新たなパターン挿入や、チッ
プパターンの配列を変更する必要がなく、ステッパの露
光領域を有効に活用できる。
ル上に製品チップと評価チップが２チップ配列され、そ
れを別々に半導体ウエハ上に投影露光する場合、製品チ
ップと評価チップに挟まれる構造のスクライブライン
が、前記チップの周囲と同様に全面遮光される。これに
よって、どちらか一方のチップをステッパのブラインド
で開口設定し、他方を遮光する場合、スクライブライン
は通常半導体ウエハ上に換算して１５０ミクロン前後の
幅であるため、ブラインドの位置的な誤差が生じても、
遮光領域からの漏洩光を完全に遮断することができる。
また、請求項１記載の発明では、元々存在するスクライ
ブラインを遮光するので、新たなパターン挿入や、チッ
プパターンの配列を変更する必要がなく、ステッパの露
光領域を有効に活用できる。
【００１０】請求項２記載の発明は、請求項１におい
て、前記被処理体と前記レチクル上に配列されたチップ
パターンを位置合わせするための位置合わせマークが、
前記配列されたある一つのチップ内にまとめて配置さ
れ、スクライブライン上には配置されていないことを特
徴とする。
て、前記被処理体と前記レチクル上に配列されたチップ
パターンを位置合わせするための位置合わせマークが、
前記配列されたある一つのチップ内にまとめて配置さ
れ、スクライブライン上には配置されていないことを特
徴とする。
【００１１】請求項２では、前記半導体ウエハと前記レ
チクル上のチップパターンとを位置合わせするための位
置合わせマークを、前記製品チップと評価チップに挟ま
れた構造のスクライブラインは元より、それ以外の構造
のスクライブラインから削除し、評価チップ内にまとめ
て配置した。これにより、スクライブライン上に各種モ
ニター用パターンをスペース効率良く配置できる。
チクル上のチップパターンとを位置合わせするための位
置合わせマークを、前記製品チップと評価チップに挟ま
れた構造のスクライブラインは元より、それ以外の構造
のスクライブラインから削除し、評価チップ内にまとめ
て配置した。これにより、スクライブライン上に各種モ
ニター用パターンをスペース効率良く配置できる。
【００１２】
【発明の実施の形態】以下、本発明を適用した実施例に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００１３】図１に、本発明が適用されるレチクルの第
１の実施例が示されている。同図において、レチクル１
０上には、製品チップ１１と、製品の各種特性を測定す
るための評価パターンが配置された評価チップ１２が１
チップずつ配列されている。そして、製品チップ１１と
評価チップ１２に挟まれる構造のスクライブライン１３
は、斜線で示される前記チップ１１、１２の周囲と同様
にクロム膜で遮光されている。また、前記スクライブラ
イン１３は元より、それ以外の構造のスクライブライン
１４上には、半導体ウエハと前記レチクル１０上のチッ
プ１１、１２とを位置合わせするための位置合わせマー
ク１５が配置されずに、評価チップ１２内にまとめて配
置されている。また、スクライブライン１３、１４の幅
は、半導体ウエハ上に換算して１５０μｍ〜２００μｍ
とした。また、スクライブライン領域では、モニターの
パターンを入れたり、アライメントマークに活用できる
ため、製品チップと評価チップの間のスクライブライン
１３にクロム膜などの遮光膜を形成する。モニターパタ
ーン領域などを必要としない場合には、スクライブライ
ン１３の他にスクライブライン１４にクロム膜などの遮
光膜を形成してもよい。
１の実施例が示されている。同図において、レチクル１
０上には、製品チップ１１と、製品の各種特性を測定す
るための評価パターンが配置された評価チップ１２が１
チップずつ配列されている。そして、製品チップ１１と
評価チップ１２に挟まれる構造のスクライブライン１３
は、斜線で示される前記チップ１１、１２の周囲と同様
にクロム膜で遮光されている。また、前記スクライブラ
イン１３は元より、それ以外の構造のスクライブライン
１４上には、半導体ウエハと前記レチクル１０上のチッ
プ１１、１２とを位置合わせするための位置合わせマー
ク１５が配置されずに、評価チップ１２内にまとめて配
置されている。また、スクライブライン１３、１４の幅
は、半導体ウエハ上に換算して１５０μｍ〜２００μｍ
とした。また、スクライブライン領域では、モニターの
パターンを入れたり、アライメントマークに活用できる
ため、製品チップと評価チップの間のスクライブライン
１３にクロム膜などの遮光膜を形成する。モニターパタ
ーン領域などを必要としない場合には、スクライブライ
ン１３の他にスクライブライン１４にクロム膜などの遮
光膜を形成してもよい。
【００１４】図２は、図１に示される本発明のレチクル
１０を用いて、ステッパにより半導体ウエハ１６上に、
製品チップ１１の他に、評価チップ１２を５個所に投影
露光した状態を示す図である。前記レチクル１０を用い
て半導体ウエハ１６上にステップアンドリピートで投影
露光する時、前記半導体ウエハ１６上の製品チップ１１
の露光個所では、ステッパのブラインドの開口部を製品
チップ１１側のみ露光されるように設定する。また、評
価チップ１２の露光個所では、前記ブラインドの開口設
定と、前記レチクル１０上の製品チップ１１と評価チッ
プ１２の位置の違いによる前記半導体ウエハ１６を支持
するステージ側の位置的なオフセットを考慮して評価チ
ップ１２のみ露光されるように設定する。位置合わせマ
ーク１５は、評価チップ１２と共に半導体ウエハ１６上
に５個所露光される。そして、前記５個所に配置された
位置合わせマーク１５を使用して位置合わせが実施され
る。
１０を用いて、ステッパにより半導体ウエハ１６上に、
製品チップ１１の他に、評価チップ１２を５個所に投影
露光した状態を示す図である。前記レチクル１０を用い
て半導体ウエハ１６上にステップアンドリピートで投影
露光する時、前記半導体ウエハ１６上の製品チップ１１
の露光個所では、ステッパのブラインドの開口部を製品
チップ１１側のみ露光されるように設定する。また、評
価チップ１２の露光個所では、前記ブラインドの開口設
定と、前記レチクル１０上の製品チップ１１と評価チッ
プ１２の位置の違いによる前記半導体ウエハ１６を支持
するステージ側の位置的なオフセットを考慮して評価チ
ップ１２のみ露光されるように設定する。位置合わせマ
ーク１５は、評価チップ１２と共に半導体ウエハ１６上
に５個所露光される。そして、前記５個所に配置された
位置合わせマーク１５を使用して位置合わせが実施され
る。
【００１５】図１に示される本発明のレチクル１０で
は、製品チップ１１と評価チップ１２に挟まれる構造の
スクライブライン１３が、前記チップ１１、１２の周囲
と同様に、半導体ウエハ上に換算して１５０μｍ〜２０
０μｍの幅で遮光されている。このため、製品チップ１
１、または、評価チップ１２のどちらか一方をステッパ
のブラインドで開口設定し、他方を遮光する場合、ブラ
インドの位置的な誤差が約１００ミクロン程あるとして
も、前記スクライブライン１３が１５０ミクロンの幅で
遮光されているため、遮光領域側からの漏洩光を完全に
遮断することができる。すなわち、遮光膜を形成するス
クライブライン１３の幅は、ブラインドの位置的な誤差
より広くとっていれば特に限定されることはない。更
に、元々存在するスクライブライン１３を遮光するだけ
なので、新たなパターン挿入や、前記チップ１１、１２
の配列を変更する等の必要がなく、ステッパの露光領域
を有効に活用することができる。
は、製品チップ１１と評価チップ１２に挟まれる構造の
スクライブライン１３が、前記チップ１１、１２の周囲
と同様に、半導体ウエハ上に換算して１５０μｍ〜２０
０μｍの幅で遮光されている。このため、製品チップ１
１、または、評価チップ１２のどちらか一方をステッパ
のブラインドで開口設定し、他方を遮光する場合、ブラ
インドの位置的な誤差が約１００ミクロン程あるとして
も、前記スクライブライン１３が１５０ミクロンの幅で
遮光されているため、遮光領域側からの漏洩光を完全に
遮断することができる。すなわち、遮光膜を形成するス
クライブライン１３の幅は、ブラインドの位置的な誤差
より広くとっていれば特に限定されることはない。更
に、元々存在するスクライブライン１３を遮光するだけ
なので、新たなパターン挿入や、前記チップ１１、１２
の配列を変更する等の必要がなく、ステッパの露光領域
を有効に活用することができる。
【００１６】また、図１に示される本発明のレチクル１
０では、製品チップ１１と評価チップ１２に挟まれる構
造のスクライブライン１３は元より、それ以外の構造の
スクライブライン１４に位置合わせマーク１５を配置せ
ずに、前記評価チップ１２内にまとめて配置されている
ため、前記スクライブライン１４上に各種モニター用パ
ターンを配置する時のスペース効率が向上する。
０では、製品チップ１１と評価チップ１２に挟まれる構
造のスクライブライン１３は元より、それ以外の構造の
スクライブライン１４に位置合わせマーク１５を配置せ
ずに、前記評価チップ１２内にまとめて配置されている
ため、前記スクライブライン１４上に各種モニター用パ
ターンを配置する時のスペース効率が向上する。
【００１７】以上、図１のように、レチクル１０上に製
品チップ１１と評価チップ１２が２チップ配列された場
合について述べたが、本発明を、他のチップ構成、例え
ば３チップ以上のチップが配列されたレチクルに対して
も応用可能であること言うまでもない。
品チップ１１と評価チップ１２が２チップ配列された場
合について述べたが、本発明を、他のチップ構成、例え
ば３チップ以上のチップが配列されたレチクルに対して
も応用可能であること言うまでもない。
【００１８】図３は、本発明が適用されるレチクルの第
２の実施例を示している。同図において、レチクル１０
上には、製品チップ１１が２チップと、評価チップＡ１
７、及び、評価チップＢ１８が１チップずつ計４チップ
配列されている。そして、前記チップ１１、１７、１８
のそれぞれによって挟まれる構造のスクライブライン１
３は、斜線で示される前記チップ１１、１７、１８の周
囲と同様にクロム膜で遮光されている。また、前記スク
ライブライン１３は元より、それ以外の構造のスクライ
ブライン１４には位置合わせマーク１５が配置されず
に、前記評価チップＢ１８内にまとめて配置されてい
る。スクライブラインの幅は、図１の例と同様に、半導
体ウエハ上に換算して１５０μｍ〜２００μｍである。
また、スクライブライン領域では、モニターのパターン
を入れたり、アライメントマークに活用できるため、製
品チップと評価チップの間のスクライブライン１３にク
ロム膜などの遮光膜を形成する。モニターパターン領域
などを必要としない場合には、スクライブライン１３の
他にスクライブライン１４にクロム膜などの遮光膜を形
成してもよい。
２の実施例を示している。同図において、レチクル１０
上には、製品チップ１１が２チップと、評価チップＡ１
７、及び、評価チップＢ１８が１チップずつ計４チップ
配列されている。そして、前記チップ１１、１７、１８
のそれぞれによって挟まれる構造のスクライブライン１
３は、斜線で示される前記チップ１１、１７、１８の周
囲と同様にクロム膜で遮光されている。また、前記スク
ライブライン１３は元より、それ以外の構造のスクライ
ブライン１４には位置合わせマーク１５が配置されず
に、前記評価チップＢ１８内にまとめて配置されてい
る。スクライブラインの幅は、図１の例と同様に、半導
体ウエハ上に換算して１５０μｍ〜２００μｍである。
また、スクライブライン領域では、モニターのパターン
を入れたり、アライメントマークに活用できるため、製
品チップと評価チップの間のスクライブライン１３にク
ロム膜などの遮光膜を形成する。モニターパターン領域
などを必要としない場合には、スクライブライン１３の
他にスクライブライン１４にクロム膜などの遮光膜を形
成してもよい。
【００１９】このレチクル１０を用いて、ステッパで各
々のチップ１１、１７、１８を別々に露光する場合も、
前述のチップ１１、１７、１８によって挟まれる構造の
スクライブライン１３により、ブラインド遮光時の漏洩
光を完全に遮断できる。要するに、遮光膜を形成するス
クライブライン１３の幅は、ブラインドの位置的な誤差
より広くとっていれば特に限定されることはない。ま
た、位置合わせマーク１５が評価チップＢ１８内にまと
めて配置されているために、前記スクライブライン１３
以外の構造のスクライブライン１４に、各種モニター用
パターンを配置する時のスペース効率が向上する。この
ように、レチクル上に３チップ以上の異なるチップパタ
ーンが配列された場合においても本発明は有効であり、
様々なチップ構成に適用可能である。
々のチップ１１、１７、１８を別々に露光する場合も、
前述のチップ１１、１７、１８によって挟まれる構造の
スクライブライン１３により、ブラインド遮光時の漏洩
光を完全に遮断できる。要するに、遮光膜を形成するス
クライブライン１３の幅は、ブラインドの位置的な誤差
より広くとっていれば特に限定されることはない。ま
た、位置合わせマーク１５が評価チップＢ１８内にまと
めて配置されているために、前記スクライブライン１３
以外の構造のスクライブライン１４に、各種モニター用
パターンを配置する時のスペース効率が向上する。この
ように、レチクル上に３チップ以上の異なるチップパタ
ーンが配列された場合においても本発明は有効であり、
様々なチップ構成に適用可能である。
【００２０】尚、本発明は上記実施例に限定されるもの
ではなく、本発明の要旨の範囲内で種々の変形実施が可
能である。例えば、露光対象である被処理体は必ずしも
半導体ウエハに限らず、液晶表示装置（ＬＣＤ）等の他
の半導体基板でもよく、あるいは、半導体基板以外の各
種処理基板に本発明を適用することもできる。
ではなく、本発明の要旨の範囲内で種々の変形実施が可
能である。例えば、露光対象である被処理体は必ずしも
半導体ウエハに限らず、液晶表示装置（ＬＣＤ）等の他
の半導体基板でもよく、あるいは、半導体基板以外の各
種処理基板に本発明を適用することもできる。
【００２１】
【発明の効果】請求項１記載の発明によれば、被処理体
ステージに支持された被処理体を、投影レンズを介して
露光するために用いられ、複数の異なるチップパターン
が配列されたレチクルにおいて、前記配列されたチップ
に挟まれる構造のスクライブラインが、前記チップの周
囲と同様に全面遮光された構造であることによって、前
記レチクル上の複数の異なるチップパターンを別々に被
処理体に投影露光する時、前記レチクル上に新たにパタ
ーンを挿入したり、前記チップパターンの配列を変更す
る等の必要がなく、ステッパの露光領域を有効に活用し
ながら、遮光領域からの漏洩光を完全に遮断し、被処理
体上に露光されるパターンの不良を防止することができ
る。
ステージに支持された被処理体を、投影レンズを介して
露光するために用いられ、複数の異なるチップパターン
が配列されたレチクルにおいて、前記配列されたチップ
に挟まれる構造のスクライブラインが、前記チップの周
囲と同様に全面遮光された構造であることによって、前
記レチクル上の複数の異なるチップパターンを別々に被
処理体に投影露光する時、前記レチクル上に新たにパタ
ーンを挿入したり、前記チップパターンの配列を変更す
る等の必要がなく、ステッパの露光領域を有効に活用し
ながら、遮光領域からの漏洩光を完全に遮断し、被処理
体上に露光されるパターンの不良を防止することができ
る。
【００２２】請求項２記載の発明によれば、前述の請求
項１記載の発明において、前記被処理体と前記レチクル
上に配列されたチップパターンを位置合わせするための
位置合わせマークが、前記配列されたある一つのチップ
内にまとめて配置され、スクライブライン上には配置さ
れていないことによって、前記スクライブライン上に各
種モニター用パターンを配置する時のスペース効率が向
上する。
項１記載の発明において、前記被処理体と前記レチクル
上に配列されたチップパターンを位置合わせするための
位置合わせマークが、前記配列されたある一つのチップ
内にまとめて配置され、スクライブライン上には配置さ
れていないことによって、前記スクライブライン上に各
種モニター用パターンを配置する時のスペース効率が向
上する。
【図１】本発明の第１の実施例のレチクルを示す平面図
である。
である。
【図２】本発明のレチクルを用いて、半導体ウエハ上に
製品チップ、及び、評価チップを露光した時の状態を示
す平面図である。
製品チップ、及び、評価チップを露光した時の状態を示
す平面図である。
【図３】本発明の第２の実施例のレチクルを示す平面図
である。
である。
１０ レチクル １１ 製品チップ １２ 評価チップ １３ 製品チップと評価チップに挟まれる構造のスクラ
イブライン １４ 製品チップと評価チップに挟まれる構造以外の構
造のスクライブライン １５ 位置合わせマーク １６ 半導体ウエハ １７ 評価チップＡ １８ 評価チップＢ
イブライン １４ 製品チップと評価チップに挟まれる構造以外の構
造のスクライブライン １５ 位置合わせマーク １６ 半導体ウエハ １７ 評価チップＡ １８ 評価チップＢ
Claims (2)
- 【請求項１】被処理体ステージに支持された被処理体
を、投影レンズを介して露光するために用いられ、複数
の異なるチップパターンが配列されたレチクルにおい
て、前記配列されたチップに挟まれる構造のスクライブ
ラインが、前記チップの周囲と同様に全面遮光された構
造であることを特徴とするレチクル。 - 【請求項２】請求項１記載のレチクルにおいて、前記被
処理体と前記レチクル上に配列されたチップパターンを
位置合わせするための位置合わせマークが、前記配列さ
れたある一つのチップ内にまとめて配置され、スクライ
ブライン上には配置されていないことを特徴とするレチ
クル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12269897A JPH10312049A (ja) | 1997-05-13 | 1997-05-13 | レチクル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12269897A JPH10312049A (ja) | 1997-05-13 | 1997-05-13 | レチクル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312049A true JPH10312049A (ja) | 1998-11-24 |
Family
ID=14842405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12269897A Withdrawn JPH10312049A (ja) | 1997-05-13 | 1997-05-13 | レチクル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312049A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492189B1 (en) | 1999-11-09 | 2002-12-10 | Kawasaki Microelectronics, Inc. | Method of arranging exposed areas including a limited number of test element group (TEG) regions on a semiconductor wafer |
| KR100424176B1 (ko) * | 2001-08-31 | 2004-03-24 | 주식회사 하이닉스반도체 | 반도체 제조용 노광 마스크 |
| JP2005084379A (ja) * | 2003-09-09 | 2005-03-31 | Renesas Technology Corp | フォトマスクおよび半導体装置の製造方法 |
| JP2009238839A (ja) * | 2008-03-26 | 2009-10-15 | Seiko Epson Corp | ショットマップ作成方法および半導体装置の製造方法 |
| US8697568B2 (en) | 2011-10-06 | 2014-04-15 | Samsung Electronics Co., Ltd. | Semiconductor chip including a plurality of chip areas and fabricating method thereof |
-
1997
- 1997-05-13 JP JP12269897A patent/JPH10312049A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492189B1 (en) | 1999-11-09 | 2002-12-10 | Kawasaki Microelectronics, Inc. | Method of arranging exposed areas including a limited number of test element group (TEG) regions on a semiconductor wafer |
| US6762433B2 (en) | 1999-11-09 | 2004-07-13 | Kawasaki Microelectronics, Inc. | Semiconductor product wafer having vertically and horizontally arranged patterned areas including a limited number of test element group regions |
| KR100424176B1 (ko) * | 2001-08-31 | 2004-03-24 | 주식회사 하이닉스반도체 | 반도체 제조용 노광 마스크 |
| JP2005084379A (ja) * | 2003-09-09 | 2005-03-31 | Renesas Technology Corp | フォトマスクおよび半導体装置の製造方法 |
| JP2009238839A (ja) * | 2008-03-26 | 2009-10-15 | Seiko Epson Corp | ショットマップ作成方法および半導体装置の製造方法 |
| US8697568B2 (en) | 2011-10-06 | 2014-04-15 | Samsung Electronics Co., Ltd. | Semiconductor chip including a plurality of chip areas and fabricating method thereof |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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