JPH10288835A

JPH10288835A - レチクル

Info

Publication number: JPH10288835A
Application number: JP9776197A
Authority: JP
Inventors: Takeaki Inoue; 武明井上
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-04-15
Filing date: 1997-04-15
Publication date: 1998-10-27

Abstract

(57)【要約】【課題】レチクル上の異なるチップを別々にブラインド
遮光して投影露光する時、レチクル上の露光領域を有効
に活用しながら、遮光領域からの漏洩光を遮断してパタ
ーン不良を防止し、同時に、スクライブラインのスペー
ス効率を向上する。【解決手段】異なるチップ１１、１２が配列されたレチ
クル１０において、前記チップ１１、１２によって挟ま
れる構造のスクライブライン１３をブラインドの位置的
誤差より大きい幅で前記チップ１１、１２の周囲と同様
に全面遮光することにより、一方のチップをブラインド
で開口設定した時、遮光領域からの漏洩光を遮断する。
更に前記レチクル１０上のチップ１１、１２を被処理体
に位置合わせするためのマークを、スクライブライン１
３、１４には配置せず、チップ１１、１２以外の露光可
能な空き領域にまとめて配置することにより前記スクラ
イブライン１４のスペース効率を向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レチクル上の複数
の異なるチップパターンを別々に被処理体上に投影露光
する時、遮光領域からの漏洩光によるパターン不良を防
止し、また、スクライブラインのスペース効率を向上す
るレチクルに関する。

【０００２】

【従来の技術】半導体素子の製造工程では、レチクル上
のパターンを半導体ウエハ上に投影露光することが要求
される。このような投影露光を可能にする装置の一例と
しては、ステッパと呼ばれる投影露光装置が一般的であ
る。ステッパはレチクル上のパターンを所定の縮小率で
半導体ウエハに投影し、ステップアンドリピート（繰り
返し）露光により半導体ウエハ全面にパターンを配列し
て焼き付けていく。

【０００３】ところで、近年、露光パターンの微細化、
及び、半導体素子構造の複雑化に伴い、フォト工程数が
増加傾向にある。半導体ウエハ上には、製品チップの他
に、その製品の各種特性を測定するための評価パターン
が配置された評価チップを５チップ程配列する必要があ
る。それには、製品チップ用レチクルと評価チップ用レ
チクルが必要になる。従って、フォト工程数の増加に伴
って必要なレチクル数が増え、フォト工程の製造コスト
が上がり、また、投影露光時のレチクル交換頻度も増え
るために、量産効率が低下するという問題が生じる。

【０００４】こうした問題を解決するための手段の一例
が、特開昭６１−２７５４３の公報に開示されている。
この発明は、製品チップと評価チップを同一レチクル上
に配列し、半導体ウエハ上に別々に投影露光するもので
ある。前記レチクルを用いて半導体ウエハ上にステップ
アンドリピートで投影露光する時、前記半導体ウエハ上
の製品チップの露光個所では、ステッパのブラインドの
開口部を製品チップ側のみ露光されるように設定する。
また、評価チップの露光個所では、前記ブラインドの開
口設定と、レチクル上の製品チップと評価チップの位置
の違いによる前記半導体ウエハを支持するステージ側の
位置的なオフセットを考慮して評価チップのみ露光され
るように設定する。これにより、レチクルは１枚です
み、レチクルの交換も不要となる。

【０００５】

【発明が解決しようとする課題】しかし、前述の発明で
は、ステッパのブラインドの開口部を製品チップ、また
は、評価チップのどちらかに設定した時、遮光されたチ
ップ側、特に製品チップと評価チップに挟まれる構造の
スクライブライン近傍からの漏洩光が露光されてしま
い、半導体ウエハ上のパターン不良を引き起こす。ブラ
インドを設定する時の位置精度は、ここ数年の間に飛躍
的に改善されたが、それでも半導体ウエハ上に換算して
約１００ミクロン程の誤差が生じる。従って、前記レチ
クル上の製品チップと評価チップとの間に、何か光を遮
光する手段がない限り漏洩光を無くすことはできない。
また、前記半導体ウエハと前記レチクル上のチップパタ
ーンを位置合わせするための位置合わせマークは、スク
ライブライン上に配置されるのが一般的である。しか
し、近年のフォト工程数の増加に伴って前記マーク数も
増え、前記マークのスクライブライン占有率が著しく高
くなり、他のモニター用パターンを配置する時のスペー
ス効率が悪いという問題もある。

【０００６】このような問題を解決するための手段の一
例が、特開昭６３−５２４０９の公報に開示されてい
る。この発明は、製品チップと評価チップの間に遮光パ
ターンを配置するものである。ブラインドの開口部を、
製品チップ、または、評価チップのどちらかに設定して
も、前記遮光パターンがあるために、遮光されたチップ
側からの漏洩光を遮断できる。しかし、前述の発明で
は、スクライブラインを含む製品チップと評価チップの
間に新たな遮光パターンを挿入する必要があり、前記チ
ップの配列を変更することが避けられないため、ステッ
パの露光領域を有効に活用できない。更に、前述の発明
からは、スクライブラインのスペース効率を向上させる
ことはできない。

【０００７】この問題を解決するための手段の一例が、
特開平８−４５８３０の公報に開示されている。この発
明は、フォトマスク上に配列したチップを一括で半導体
ウエハ上に露光するとき、前記マスク上のチップ領域外
に位置合わせマークをまとめて配置することにより、半
導体ウエハ上に露光されるチップ数を増やそうというも
のである。しかし、この発明は、一括露光用のフォトマ
スクに適用できても、ステッパに用いられるレチクルに
関しては何も具体的な手段が述べられておらず、また、
スクライブラインのスペース効率向上に関しても何ら具
体的な手段が述べられていない。

【０００８】そこで、本発明の目的とするところは、レ
チクル上の複数の異なるチップパターンを別々に被処理
体に投影露光する時、前記レチクル上に新たにパターン
を挿入したり、前記チップパターンの配列を変更する等
の必要がなく、ステッパの露光領域を有効に活用しなが
ら、遮光領域からの漏洩光によるパターン不良を防止
し、また、スクライブライン上に各種モニター用パター
ンを配置する時のスペース効率を向上するレチクルを提
供することにある。

【０００９】

【課題を解決するための手段】請求項１記載の発明は、
被処理体ステージに支持された被処理体を、投影レンズ
を介して露光するために用いられ、複数の異なるチップ
パターンが配列されたレチクルにおいて、前記配列され
たチップに挟まれる構造のスクライブラインが、前記チ
ップの周囲と同様に全面遮光された構造であることを特
徴とする。

【００１０】請求項１記載の発明では、例えば、レチク
ル上に製品チップと評価チップが２チップ配列され、そ
れを別々に半導体ウエハ上に投影露光する場合、製品チ
ップと評価チップに挟まれる構造のスクライブライン
が、前記チップの周囲と同様に全面遮光される。これに
よって、どちらか一方のチップをステッパのブラインド
で開口設定し、他方を遮光する場合、スクライブライン
は通常半導体ウエハ上に換算して１５０ミクロン前後の
幅であるため、ブラインドの位置的な誤差が生じても、
遮光領域からの漏洩光を完全に遮断することができる。
また、請求項１記載の発明では、元々存在するスクライ
ブラインを遮光するので、新たなパターン挿入や、チッ
プパターンの配列を変更する必要がなく、ステッパの露
光領域を有効に活用できる。

【００１１】請求項２記載の発明は、請求項１におい
て、前記被処理体と前記レチクル上に配列されたチップ
パターンを位置合わせするための位置合わせマークが、
前記配列されたチップ以外の露光可能な空き領域にまと
めて配置され、スクライブライン上には配置されていな
いことを特徴とする。

【００１２】請求項２記載の発明では、前述の半導体ウ
エハとレチクル上のチップパターンとを位置合わせする
ための位置合わせマークを、前記製品チップと評価チッ
プの中は元より、スクライブライン上から削除し、前記
配列されたチップ以外の露光可能な空き領域にまとめて
配置する。これにより、前記スクライブライン上に各種
モニター用パターンをスペース効率良く配置できる。

【００１３】請求項３記載の発明は、請求項１または請
求項２において、前記遮光されたスクライブラインの幅
が、投影露光時の露光領域を開口設定するためのブライ
ンドの位置的誤差よりも大きいことを特徴とする。

【００１４】請求項３記載の発明では、例えば、前述の
製品チップ、または、評価チップのどちらか一方を、ブ
ラインドで開口設定する時、ブラインドの位置的誤差は
約１００ミクロンほどあり、遮光された側からの漏洩光
によりパターン不良を引き起こす。しかし、製品チップ
と評価チップに挟まれる構造のスクライブラインを、前
記位置精度よりも大きな幅、例えば１５０ミクロンにし
て遮光すれば、漏洩光を完全に遮断できる。

【００１５】

【発明の実施の形態】以下、本発明を適用した実施例に
ついて、図面を参照しながら説明する。

【００１６】図１に、本発明が適用されるレチクルの第
１の実施例が示されている。同図において、レチクル１
０上には、製品チップ１１と、製品の各種特性を測定す
るための評価パターンが配置された評価チップ１２が１
チップずつ配列されている。そして、製品チップ１１と
評価チップ１２に挟まれる構造のスクライブライン１３
は、斜線で示される前記チップ１１、１２の周囲と同様
にクロム膜で遮光されている。また、前記チップ１１，
１２の中は元より、スクライブライン１３，１４上に
は、半導体ウエハと前記レチクル１０上のチップ１１、
１２とを位置合わせするための位置合わせマーク１５が
配置されずに、前記配列されたチップ１１、１２以外の
露光可能な空き領域にまとめて配置されている。また、
スクライブライン１３、１４の幅は、ステッパのブライ
ンドの位置的誤差よりも大きく、半導体ウエハ上に換算
して１５０ミクロンとした。

【００１７】図２は、図１に示される本発明のレチクル
１０を用いて、ステッパにより半導体ウエハ１６上に、
製品チップ１１の他に、評価チップ１２及び位置合わせ
マーク１５を５個所に投影露光した状態を示す図であ
る。前記レチクル１０を用いて半導体ウエハ１６上にス
テップアンドリピートで投影露光する時、前記半導体ウ
エハ１６上の製品チップ１１の露光個所では、ステッパ
のブラインドの開口部を製品チップ１１側のみ露光され
るように設定する。また、評価チップ１２及び位置合わ
せマーク１５の露光個所では、前記ブラインドの開口設
定と、前記レチクル１０上の製品チップ１１と、評価チ
ップ１２及び位置合わせマーク１５の位置の違いによる
前記半導体ウエハ１６を支持するステージ側の位置的な
オフセットを考慮して評価チップ１２及び位置合わせマ
ーク１５が露光されるように設定する。本実施例では、
位置合わせマーク１５は、評価チップ１２と共に同時に
露光され、半導体ウエハ１６上に５個所露光されること
になる。そして、半導体装置の製造工程では、前記５個
所に配置された位置合わせマーク１５を使用して位置合
わせが実施される。この場合、前記位置合わせマーク１
５は１チップ分の領域を占有することになるが、図２に
おいて、前記位置合わせマーク１５の上側に形成される
製品チップ１１を、位置合わせマーク１５に重ならない
程度にオフセットをかけてずらして露光すれば、半導体
ウエハ１６面上を無駄なく有効に活用することができ
る。

【００１８】図１に示される本発明のレチクル１０で
は、製品チップ１１と評価チップ１２に挟まれる構造の
スクライブライン１３が、前記チップ１１、１２の周囲
と同様に、半導体ウエハ上に換算して１５０ミクロンの
幅で遮光されている。このため、製品チップ１１、また
は、評価チップ１２のどちらか一方をステッパのブライ
ンドで開口設定し、他方を遮光する場合、ブラインドの
位置的な誤差が約１００ミクロン程あるとしても、前記
スクライブライン１３が、前記ブラインドの誤差よりも
大きい１５０ミクロンの幅で遮光されているため、遮光
領域側からの漏洩光を完全に遮断することができる。更
に、元々存在するスクライブライン１３を遮光するだけ
なので、新たなパターン挿入や、前記チップ１１、１２
の配列を変更する等の必要がなく、ステッパの露光領域
を有効に活用することができる。また、図１に示される
本発明のレチクル１０では、製品チップ１１と評価チッ
プ１２の中は元より、スクライブライン１３，１４に位
置合わせマーク１５を配置せずに、前記配列されたチッ
プ１１、１２以外の露光可能な空き領域にまとめて配置
されているため、前記スクライブライン１４上に各種モ
ニター用パターンを配置する時のスペース効率が向上す
る。

【００１９】以上、図１のように、レチクル１０上に製
品チップ１１と評価チップ１２が２チップ配列された場
合について述べたが、本発明を、他のチップ構成、例え
ば３チップ以上のチップが配列されたレチクルに対して
も応用可能であること言うまでもない。

【００２０】図３は、本発明が適用されるレチクルの第
２の実施例を示している。同図において、レチクル１０
上には、製品チップ１１が２チップと、評価チップＡ１
７、及び、評価チップＢ１８が１チップずつ計４チップ
配列されている。そして、前記チップ１１、１７、１８
のそれぞれによって挟まれる構造のスクライブライン１
３は、斜線で示される前記チップ１１、１７、１８の周
囲と同様にクロム膜で遮光されている。また、前記チッ
プ１１、１７、１８の中は元より、前記スクライブライ
ン１３、１４には位置合わせマーク１５が配置されず
に、前記配列されたチップ１１、１７、１８以外の露光
可能な空き領域にまとめて配置されている。前記スクラ
イブライン１３、１４の幅は、図１の例と同様に、半導
体ウエハ上に換算して１５０ミクロンである。このレチ
クル１０を用いて、ステッパで各々のチップ１１、１
７、１８を別々に露光する場合も、前述のチップ１１、
１７、１８によって挟まれる構造のスクライブライン１
３により、ブラインド遮光時の漏洩光を完全に遮断でき
る。また、位置合わせマーク１５が前記配列されたチッ
プ１１、１７、１８以外の露光可能な空き領域にまとめ
て配置されているために、前記スクライブライン１４
に、各種モニター用パターンを配置する時のスペース効
率が向上する。このように、レチクル上に３チップ以上
の異なるチップパターンが配列された場合においても本
発明は有効であり、様々なチップ構成に適用可能であ
る。

【００２１】尚、本発明は上記実施例に限定されるもの
ではなく、本発明の要旨の範囲内で種々の変形実施が可
能である。例えば、露光対象である被処理体は必ずしも
半導体ウエハに限らず、液晶表示装置（ＬＣＤ）等の他
の半導体基板でもよく、あるいは、半導体基板以外の各
種処理基板に本発明を適用することもできる。

【００２２】

【発明の効果】請求項１記載の発明によれば、被処理体
ステージに支持された被処理体を、投影レンズを介して
露光するために用いられ、複数の異なるチップパターン
が配列されたレチクルにおいて、前記配列されたチップ
に挟まれる構造のスクライブラインが、前記チップの周
囲と同様に全面遮光された構造であることによって、前
記レチクル上の複数の異なるチップパターンを別々に被
処理体に投影露光する時、前記レチクル上に新たにパタ
ーンを挿入したり、前記チップパターンの配列を変更す
る等の必要がなく、ステッパの露光領域を有効に活用し
ながら、遮光領域からの漏洩光を完全に遮断し、被処理
体上に露光されるパターンの不良を防止することができ
る。

【００２３】請求項２記載の発明によれば、前述の請求
項１記載の発明において、前記被処理体と前記レチクル
上に配列されたチップパターンを位置合わせするための
位置合わせマークが、前記配列されたチップ以外の露光
可能な空き領域にまとめて配置され、スクライブライン
上には配置されていないことによって、前記スクライブ
ライン上に各種モニター用パターンを配置する時のスペ
ース効率が向上する。

【００２４】請求項３記載の発明によれば、前述の請求
項１または請求項２記載の発明において、前記遮光され
たスクライブラインの幅が、投影露光時の露光領域を開
口設定するためのブラインドの位置的誤差よりも大きい
ことによって、遮光領域からの漏洩光を完全に遮断し、
被処理体上に露光されるパターンの不良を防止すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のレチクルを示す平面図
である。

【図２】本発明のレチクルを用いて、半導体ウエハ上に
製品チップ、評価チップ及び位置合わせマークを露光し
た時の状態を示す平面図である。

【図３】本発明の第２の実施例のレチクルを示す平面図
である。

【符号の説明】

１０レチクル１１製品チップ１２評価チップ１３製品チップと評価チップに挟まれる構造のスクラ
イブライン１４製品チップと評価チップに挟まれる構造以外の構
造のスクライブライン１５位置合わせマーク１６半導体ウエハ１７評価チップＡ１８評価チップＢ

Claims

【特許請求の範囲】

【請求項１】被処理体ステージに支持された被処理体
を、投影レンズを介して露光するために用いられ、複数
の異なるチップパターンが配列されたレチクルにおい
て、前記配列されたチップに挟まれる構造のスクライブ
ラインが、前記チップの周囲と同様に全面遮光された構
造であることを特徴とするレチクル。
【請求項２】請求項１記載のレチクルにおいて、前記被
処理体と前記レチクル上に配列されたチップパターンを
位置合わせするための位置合わせマークが、前記配列さ
れたチップ以外の露光可能な空き領域にまとめて配置さ
れ、スクライブライン上には配置されていないことを特
徴とするレチクル。
【請求項３】請求項１または請求項２記載のレチクルに
おいて、前記遮光されたスクライブラインの幅が、投影
露光時の露光領域を開口設定するためのブラインドの位
置的誤差よりも大きいことを特徴とするレチクル。