KR20000054946A - 웨이퍼의 라벨링 방법 - Google Patents

Abstract

본 발명은 웨이퍼의 라벨링 방법에 관한 것이다. 본 발명에 따르면, 웨이퍼의 엣지와 사이드 린스영역 사이에 웨이퍼 라벨링을 하여 후속의 감광막 현상공정시 디펙의 발생을 최소화한다.

Description

웨이퍼의 라벨링 방법 {METHOD OF LABELLING IN WAFER}

본 발명은 반도체 웨이퍼의 라벨링 방법에 관한 것으로, 특히 반도체 칩의 수율을 보다 높일 수 있는 웨이퍼 라벨링 방법에 관한 것이다.

최근 반도체 장치가 고집적화됨에 따라 칩의 사이즈 또한 점차 감소되고 있다. 이처럼 칩의 사이즈가 감소됨에 따라 다수개의 칩을 하나의 레티클(reticle)을 이용하여 동시에 노광함으로써, 공정시간의 단축을 꾀하고 있다.

반도체 장치를 제조하기 위한 여러 공정중에서, 특히 사진식각공정에서는 감광막을 웨이퍼 상에 전체적으로 코팅한 후, 웨이퍼 엣지에 존재하는 감광막을 제거하기 위해서 통상적으로, 사이드 린스(side rinse)와 웨이퍼 엣지 노광을 실시하고 있다. 현재에는 상기한 감광막 코팅에 이용되는 코팅장치 및 코팅된 감광막을 노광하는데 이용되는 노광장치가 첨단화됨에 따라 웨이퍼 엣지에서 사이드 린스에 이르는 폭이 점차 감소되고 있는 추세이며, 이에 따라 노광되는 칩의 수도 증가되고 있다.

그러나 종래에는 로트(lot)나 웨이퍼 번호를 구분하기 위하여 레이저를 이용하여 도 1에 도시되어 있는 것과 같이, 웨이퍼 엣지에 라벨링하였다.

도 1을 참조하면, 웨이퍼(10)에는 플렛존(12) 및 웨이퍼 엣지 노광 경계영역(14)이 존재하며, 웨이퍼(10) 엣지(16)의 안쪽에는 사이드 린스영역(18)이 존재한다. 그리고, 로트 또는 웨이퍼 번호를 나타내는 라벨링(또는 메이커(maker))(20)은 통상적으로 레이저를 이용하여 형성하게 되는데, 종래에는 도 1에 도시되어 있는 것과 같이 사이드 린스영역(18)과 겹쳐지도록 형성되어 있다.

도 2는 상기 도 1에 도시되어 있는 참조부호 "a" 영역의 확대도로서, 라벨링(20) 상태를 보다 상세히 나타내고 있다. 도면을 참조하면, 상기 웨이퍼(10)의 사이드 린스영역(18)에 다수개의 홈(22)들로 이루어진 라벨링(20)이 형성되어 있다. 특히, 참조부호 "b"로 나타낸 것과 같이, 상기 사이드 린스영역(18)과 홈(22)의 위치가 일치되는 경우에는, 후속의 감광막 현상공정시 감광막이 불완전하게 현상되는 문제점이 있다.

도 3은 상기 도 2에 도시되어 있는 참조부호 "b" 영역의 확대 단면도이다. 도면을 참조하면, 웨이퍼(10)의 사이드 린스영역에 라벨링을 위한 홈(22)이 형성되어 주변 영역과 단차를 이루고 있다. 따라서, 감광막을 코팅할 경우에 상기 홈(22)으로 인하여 감광막의 스텝커버리지가 나빠지며, 그로 인해 코팅된 감광막의 현상이 불완전해진다. 또한, 후속되는 식각공정이나 어닐(anneal)공정 진행시에도 상기 홈(22)에 의한 단차로 인하여 디팩(defect)이 발생된다. 이러한 디펙은 결국 메인칩에 악영향을 미치게 되어 전체 수율을 저하시키게 된다.

따라서 본 발명의 목적은, 상기한 종래의 문제점을 해소할 수 있는 웨이퍼 라벨링 방법을 제공함에 있다.

본 발명의 다른 목적은, 디펙을 유발시키지 않는 웨이퍼 라벨링 방법을 제공함에 있다.

본 발명의 또 다른 목적은, 수율을 저하시키지 않는 웨이퍼 라벨링 방법을 제공함에 있다.

상기의 목적들을 달성하기 위해서 본 발명에서는, 웨이퍼의 라벨링 방법에 있어서; 웨이퍼 엣지와 사이드 린스영역 사이의 곡률반경에 따라 라벨링을 실시함을 특징으로 하는 웨이퍼 라벨링 방법을 제공한다.

이때, 상기 라벨링은 웨이퍼의 플렛존을 제외한 모든 웨이퍼 엣지와 사이드 린스영역 사이에 형성될 수 있다.

도 1은 종래 방법에 따라 라벨링되어 있는 웨이퍼의 평면도이다.

도 2는 상기 도 1의 라벨링 상태를 나타내는 부분 확대도이다.

도 3은 상기 도 2의 라벨링 상태를 나타내는 부분 단면도이다.

도 4는 본 발명의 바람직한 실시예에 따라 라벨링되어 있는 웨이퍼의 평면도이다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.

도 4는 본 발명의 바람직한 실시예에 따라 라벨링되어 있는 웨이퍼의 평면도를 나타낸다. 도면을 참조하면, 웨이퍼(100)에는 플렛존(102) 및 웨이퍼 엣지 노광 경계영역(104)이 존재하며, 상기 웨이퍼(100) 엣지(106)의 안쪽에는 사이드 린스영역(108)이 존재한다. 그리고, 로트 또는 웨이퍼 번호를 나타내는 라벨링(메이커)(110)은 상기 엣지(106)와 사이드 린스영역(108) 사이에 곡선형을 이루며 형성되어 있다. 이때, 상기 라벨링(110)은 플렛존(102)을 제외한 모든 엣지(106)와 사이드 린스영역(108) 사이에 형성할 수 있으며, 상기 라벨링뿐 아니라 마커에도 적용할 수 있다.

이와 같이, 본 발명에서는 라벨링(메이커)(20)을 웨이퍼의 엣지(106)와 사이드 린스영역(108) 사이에 웨이퍼의 곡률반경에 따라 곡선형으로 형성하여 사이드 린스영역(108)과 겹쳐지지 않도록 한다. 그 결과, 웨이퍼(100)의 사이드 린스영역(108)에 단차가 형성되지 않아, 후속의 감광막 현상공정시에 디펙이 유발되지 않는다.

상기와 같이 본 발명에서는, 웨이퍼의 엣지와 사이드 린스영역 사이의 곡률반경에 따라 웨이퍼 라벨링을 함으로써, 후속의 감광막 현상공정시에 디펙이 유발되지 않으며, 그 결과 수율을 저하시키지 않게 된다.

Claims (2)

1. 웨이퍼의 라벨링 방법에 있어서;

   웨이퍼 엣지와 사이드 린스영역 사이의 곡률반경에 따라 라벨링을 실시함을 특징으로 하는 웨이퍼 라벨링 방법.
2. 제 1항에 있어서, 상기 라벨링은 웨이퍼의 플렛존을 제외한 모든 웨이퍼 엣지와 사이드 린스영역 사이에 형성될 수 있음을 특징으로 하는 웨이퍼의 라벨링 방법.