JPS5854631A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5854631A JPS5854631A JP56153239A JP15323981A JPS5854631A JP S5854631 A JPS5854631 A JP S5854631A JP 56153239 A JP56153239 A JP 56153239A JP 15323981 A JP15323981 A JP 15323981A JP S5854631 A JPS5854631 A JP S5854631A
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- photoresist
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- pattern
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- semiconductor device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法にかが１．４１１にフ
ォトレジスト膜のパターン形成方法に関する。
ォトレジスト膜のパターン形成方法に関する。
従来、半導体装置の製造方法のうち、フォトレジスＦＩ
Ｉを露光、現欅しパターンを形成しこれをマスクとして
半導体基板を加工する方法が広く用いられているが、シ
リコン窒化膜をマスクにして厚いフィールド酸化膜を形
成した構造のＣＭＩ８半導体装置や紫外線消去臘のＥＦ
ＲＯＭ等において、二重に７オトレジストを塗布して、
それぞれ塗布後にパターニングし、半導体基板の加工を
行なう方法を用いる場合がある。このうち前者のＣＭＩ
８半導体装置の製造方法を列として、上記方法の説明を
行なう。
Ｉを露光、現欅しパターンを形成しこれをマスクとして
半導体基板を加工する方法が広く用いられているが、シ
リコン窒化膜をマスクにして厚いフィールド酸化膜を形
成した構造のＣＭＩ８半導体装置や紫外線消去臘のＥＦ
ＲＯＭ等において、二重に７オトレジストを塗布して、
それぞれ塗布後にパターニングし、半導体基板の加工を
行なう方法を用いる場合がある。このうち前者のＣＭＩ
８半導体装置の製造方法を列として、上記方法の説明を
行なう。
＠１図（ａ）は、半導体基板１を酸化し、酸化＠２を形
成した後、フォトレジスト＠ｔマスクとして酸化膜をエ
ツチングし、さらに薄い酸化＠４１形成し喪後に、ボロ
／のイオン注入を行ない、その後に熱処理をして、半導
体基板の３の部分にＰフェルを形成し′た図である。第
り図（ｂ）は前記（ａ）図の酸化膜２を全面除去し、薄
い酸化膜５ｔ−形成し、７オトレジストアのパターンを
マスクとしてリノをイオン注入した後、熱処理してＮウ
ェル６を形成した図である。第１図（Ｃ）は、前記（ｂ
）図の７＃シレジスト７を除去し死後Ｋ、窒化膜８を気
相成長法で成長し、フォトレジスト９を塗布し、これを
露光、現像しパターンを形成し、これをマスクとして窒
化膜８をエツチングした後の図である。第１図（ｄ）は
、前記（Ｃ）図のフォトレジスト膜９ｔ−残したまま、
さらにフォトレジスト１０を塗布し、これを露光、現像
してパターン形成し、フォトレジスト９及び１０ｔ−マ
スクとしてボロンをイオン注入して半導体装置の絶縁領
域になる？ボロ／領域１１ｔ−形成した図である。第１
図（ｅ）は前記（ｄ）図の７オトレジスト９及び１０を
除去し、窒化膜をマスクとして基板に埋設せるフィール
ド酸化１２を成長させた後に、窒化１Ｋを除去し薄い酸
化膜も除去して、再びゲート部分の酸化１１１３ｔ−成
長した図である。
成した後、フォトレジスト＠ｔマスクとして酸化膜をエ
ツチングし、さらに薄い酸化＠４１形成し喪後に、ボロ
／のイオン注入を行ない、その後に熱処理をして、半導
体基板の３の部分にＰフェルを形成し′た図である。第
り図（ｂ）は前記（ａ）図の酸化膜２を全面除去し、薄
い酸化膜５ｔ−形成し、７オトレジストアのパターンを
マスクとしてリノをイオン注入した後、熱処理してＮウ
ェル６を形成した図である。第１図（Ｃ）は、前記（ｂ
）図の７＃シレジスト７を除去し死後Ｋ、窒化膜８を気
相成長法で成長し、フォトレジスト９を塗布し、これを
露光、現像しパターンを形成し、これをマスクとして窒
化膜８をエツチングした後の図である。第１図（ｄ）は
、前記（Ｃ）図のフォトレジスト膜９ｔ−残したまま、
さらにフォトレジスト１０を塗布し、これを露光、現像
してパターン形成し、フォトレジスト９及び１０ｔ−マ
スクとしてボロンをイオン注入して半導体装置の絶縁領
域になる？ボロ／領域１１ｔ−形成した図である。第１
図（ｅ）は前記（ｄ）図の７オトレジスト９及び１０を
除去し、窒化膜をマスクとして基板に埋設せるフィール
ド酸化１２を成長させた後に、窒化１Ｋを除去し薄い酸
化膜も除去して、再びゲート部分の酸化１１１３ｔ−成
長した図である。
さて、この二重にフォトレジストを塗布する方法を使用
すると、第１図（ｄ）に示すごとく、フォトレジスト９
の上にフォトレジスト１０が重なる部分が生じる。とこ
ろが、フォトレジスト９は、窒化＠をエツチングする際
ｒＩＣ表面が変質して、フォトレジスト１０との密着性
が悪くなる問題がある。
すると、第１図（ｄ）に示すごとく、フォトレジスト９
の上にフォトレジスト１０が重なる部分が生じる。とこ
ろが、フォトレジスト９は、窒化＠をエツチングする際
ｒＩＣ表面が変質して、フォトレジスト１０との密着性
が悪くなる問題がある。
このため、露光、現像後ＶＣ，フォトレジスト１゜がフ
ォトレジスト９よシはかれ、イオン注入すべ自ところに
移動して、正しくイオン注入すべき場所すべてにイオン
注入で亀ないという間＠を生じてい次。また、仁の二重
に７オトレジストが重なった部分は、フォトレジストの
除去の際に時間が長くかかるという問題もあった。
ォトレジスト９よシはかれ、イオン注入すべ自ところに
移動して、正しくイオン注入すべき場所すべてにイオン
注入で亀ないという間＠を生じてい次。また、仁の二重
に７オトレジストが重なった部分は、フォトレジストの
除去の際に時間が長くかかるという問題もあった。
本発明の目的は、かかるフォトレジストのはがれを無く
シ、かつ、フォトレジストの除去時間を短くすることで
ある。
シ、かつ、フォトレジストの除去時間を短くすることで
ある。
本発明の特徴は、基板上にフォトレジスト膜を塗布する
工程と、この瞑ｔ−露光、現像して所定パターンに形成
する工程と、この所定パターンに形成されたフォトレジ
スト膜をマスクとして基板を加工する工程と、この加工
ｖｋに上記フォトレジスト膜ｔ−残して、さらにフォト
レジスト膜を塗布する工程と、この襖を露光、現像して
所定パターンＩＣ形成する工程にお−で、この２度目に
塗布されたフォトレジスト膜のパターンが１度目に塗布
され九フォトレジスト膜のパターンの上に残る部分ｔ−
１ｍ目に塗布されたフォト、レジスト膜のパターンの端
近傍にのみ限定した半導体装置の製造方法にある。
工程と、この瞑ｔ−露光、現像して所定パターンに形成
する工程と、この所定パターンに形成されたフォトレジ
スト膜をマスクとして基板を加工する工程と、この加工
ｖｋに上記フォトレジスト膜ｔ−残して、さらにフォト
レジスト膜を塗布する工程と、この襖を露光、現像して
所定パターンＩＣ形成する工程にお−で、この２度目に
塗布されたフォトレジスト膜のパターンが１度目に塗布
され九フォトレジスト膜のパターンの上に残る部分ｔ−
１ｍ目に塗布されたフォト、レジスト膜のパターンの端
近傍にのみ限定した半導体装置の製造方法にある。
本発明によれば、二重に７オトレジストが重なる部分に
おいて、上のフォトレジストのパターンハ、下のフォト
レジストのパターンの端近傍にのみ残される。このため
、露光、現像後も上のフォトレジストは、二重になって
いない密着のよい部分の面積が非常に大きくなるため、
はがれて移動するようなこと轄無くなる。ｔた。フォト
レジストの除去の際に二重罠なっている部分が非常に少
ないため、除去時間を大巾に短縮で無る。ここで、フォ
トレジストが二重くなっている部分において、上のフォ
トレジストを下のフォトレジストのパターン上で全部と
ってしまわない理由は、上の７オトレジストのバターニ
ングの際の合せ精度のマージンを残しておくためである
。
おいて、上のフォトレジストのパターンハ、下のフォト
レジストのパターンの端近傍にのみ残される。このため
、露光、現像後も上のフォトレジストは、二重になって
いない密着のよい部分の面積が非常に大きくなるため、
はがれて移動するようなこと轄無くなる。ｔた。フォト
レジストの除去の際に二重罠なっている部分が非常に少
ないため、除去時間を大巾に短縮で無る。ここで、フォ
トレジストが二重くなっている部分において、上のフォ
トレジストを下のフォトレジストのパターン上で全部と
ってしまわない理由は、上の７オトレジストのバターニ
ングの際の合せ精度のマージンを残しておくためである
。
以下口筒を用いて本発明の実施例を示す、第２図は、鴬
発明の一実施例を示す図である０本図は第１図の（ｄ）
と同じ工程を示す、第１図（ｄ）のフォトレジストのパ
ターン１０は１本実施例の図では１０′ となってい
る。このように、フォトレジストが二重になっている部
分において、１０’Ｃ）ように下のフォトレジストの端
近傍にのみパターンがあるように上のフォトレジストを
パターニングすると密着不良になるフォトレジストが二
重になる部分の面積が殆ど無くなるため、フォトレジス
トがはがれて正しくイオン注入すさき場所にイオン注入
できなくなるようなことが無くなる。また。
発明の一実施例を示す図である０本図は第１図の（ｄ）
と同じ工程を示す、第１図（ｄ）のフォトレジストのパ
ターン１０は１本実施例の図では１０′ となってい
る。このように、フォトレジストが二重になっている部
分において、１０’Ｃ）ように下のフォトレジストの端
近傍にのみパターンがあるように上のフォトレジストを
パターニングすると密着不良になるフォトレジストが二
重になる部分の面積が殆ど無くなるため、フォトレジス
トがはがれて正しくイオン注入すさき場所にイオン注入
できなくなるようなことが無くなる。また。
二重にフォトレジストが重なっている部分が殆ど無イタ
め、フォトレジストの除去時間を大巾に短くすることが
できる。ここで下のフォトレジストと上の７オトレジス
トの重なる部分は、下のフォトレジストの端から３〜５
μｍｍ度であれば、上のフォトレジストのバターニング
の際の合せ精度を十分満足しうる。
め、フォトレジストの除去時間を大巾に短くすることが
できる。ここで下のフォトレジストと上の７オトレジス
トの重なる部分は、下のフォトレジストの端から３〜５
μｍｍ度であれば、上のフォトレジストのバターニング
の際の合せ精度を十分満足しうる。
第１図は従来技術によるＣＭＩ８半導体装置の製造プロ
セスの一部を示す断面図である。第２図は１本発明の一
実施例を示す断面図である。 尚、図において、１・・・・・・半導体基板、°２・・
・・・・酸化膜、３・・・・・・Ｐウェル、４・・・・
・・薄い酸化膜、５・・・・・・薄いＩＩＩ化１［、６
・・・・・・Ｎウェル、７・・・・・・フォトレジスト
、８・・・・・・窒化膜、９・・・・・・フォトレジス
ト、１０・旧・・フォトレジス）、１１・・−・・Ｐ＋
ボロン領域、１２・・・・・・乙イールド酸化暎、１３
・・・・・・ゲート酸化膜、１０１・・・・・・フォト
レジストである。 ′￥−２侶
セスの一部を示す断面図である。第２図は１本発明の一
実施例を示す断面図である。 尚、図において、１・・・・・・半導体基板、°２・・
・・・・酸化膜、３・・・・・・Ｐウェル、４・・・・
・・薄い酸化膜、５・・・・・・薄いＩＩＩ化１［、６
・・・・・・Ｎウェル、７・・・・・・フォトレジスト
、８・・・・・・窒化膜、９・・・・・・フォトレジス
ト、１０・旧・・フォトレジス）、１１・・−・・Ｐ＋
ボロン領域、１２・・・・・・乙イールド酸化暎、１３
・・・・・・ゲート酸化膜、１０１・・・・・・フォト
レジストである。 ′￥−２侶
Claims (1)
- 【特許請求の範囲】 基板上に第４のフォトレジスト膜を所定パターンに形成
する工程と、前記第１の７オトレジストＩ［ｔ−マスク
として基板に所定の加工を施した後。 該第１のフォー）レジストＩ！Ｉｔ−残してさらに第２
のフォトレジスト＠を塗布する工程とを有する半導体装
置Ｏ製造方法において、前記第１のフォトレジスト膜の
パターンの端部近傍にのみ残るように前記第２のフォト
レジストをパターニングする工＠を含むことｔ−特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153239A JPS5854631A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153239A JPS5854631A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854631A true JPS5854631A (ja) | 1983-03-31 |
| JPS6216536B2 JPS6216536B2 (ja) | 1987-04-13 |
Family
ID=15558093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153239A Granted JPS5854631A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186354A (ja) * | 2004-12-15 | 2006-07-13 | Lg Electronics Inc | ジェナーダイオード、その製造方法及びパッケージング方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08299147A (ja) * | 1995-05-10 | 1996-11-19 | Hasegawa Kikai Sekkei:Kk | 自動車用傘入れ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432068A (en) * | 1977-08-17 | 1979-03-09 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1981
- 1981-09-28 JP JP56153239A patent/JPS5854631A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5432068A (en) * | 1977-08-17 | 1979-03-09 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186354A (ja) * | 2004-12-15 | 2006-07-13 | Lg Electronics Inc | ジェナーダイオード、その製造方法及びパッケージング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6216536B2 (ja) | 1987-04-13 |
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