JPH01103834A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、２層レジストを使い歩留りの良い半導体装置
を提供するものである。

（ロ）従来の技術 従来より、ホトレジストを使って所望のパターンを形成
するために、各種のマスク・アライナ−を使用している
。例えば、昭和５９年３月３１日発行のＬＳＩ工場自動
化・新プロセス技術集成（リアライズ社）の第２１９頁
乃至第２３６頁に詳述しているように、マスク・アライ
ナ一方式は各種ある。

これ等の方式に於いて、歩留りを向上させるために必要
な条件は、フォトマスクやウェハが装置内に置かれてい
る時、および搬送処理中にキズ・ゴミ等が付かない事で
ある。

一方、特開昭６１−１８７２７０号公報（ＨＯＩＬ２９
／４８　）を説明すると、先ず第１の工程は、第６図（
Ａ）に示す如く、先ずＮ＋型のシリコンサブストレート
（２２）上にＮ型のエピタキシャル層（２３）を成長し
た半導体基板（２１）を準備し、基板（２１）表面を酸
化シリコン膜（２４）で被覆し、基板（２１）の周縁部
をホトエツチングして酸化シリコン膜（２４）を選択的
に除去し、リン等を選択拡散してＮ１型のコンタクト領
域（２５）を形成することにある。

次に第２の工程は、第６図（Ｂ）に示す如く、半導体基
板（２１）表面のガード領域（２７）となる部分の外側
に、Ｎ型のイオン注入層（２６）を形成することにある
。

本工程では、酸化シリコン膜（２４）をホトエツチング
して、ガード領域（２７）となる部分の外側を露出した
後、酸化シリコン膜（２４）をマスクとして、リンのイ
オン注入を行い、Ｎ型のイオン注入層（２６）を基板（
２１）表面に形成する。

更に第３の工程は、第６図（Ｃ）に示す如く、イオン注
入層（２６）の内周端に一部を重畳してＰ＋型のガード
領域（２８）を拡散し、この拡散で併せてイオン注入層
（２６）をドライブインして、ツェナーダイオードを形
成することにある。

最後に第４の工程は、第６図（Ｄ）に示す如く、ガード
領域（２８）に囲まれた半導体基板（２１）表面とショ
ットキー・バリアを形成するショットキー電極（２９）
を付着することにある。

以上の工程でショットキー・バリア・ダイオ−ｒを形成
できるが、前記第１の工程の酸化シリコン膜（２４）を
選択的に除去するに於いて、半導体基板（２１）上に被
覆したホトレジスト膜を、第６図（Ａ）の酸化シリコン
膜（２４）のパターンと同じ形状に現象し、この時の開
孔部を介して、酸化シリコン膜（２４）を蝕刻していた
。

（ハ）発明が解決しようとする問題点 前述の第１の工程に於いて、酸化シリコン膜（２４）を
蝕刻する前は、酸化シリコン膜（２４）が半導体基板（
２１）全面に被覆詐れているだけで、半導体基板（２１
）上には、何のパターンも形成されていない。

この半導体基板（２１）上に、ホトレジストを塗布して
、所望のパターンに形成するには、ホトマスクを使って
、ホトレジストを露光する工程がある。この時、前述し
た如く、キズやピンホールを有したホトマスクを使って
、酸化シリコン膜（２４）を蝕刻すると、この酸化シリ
コン膜（２４）にピンホールを生じてしまう。

このピンホールが存在している状態で、Ｎ＋型のコンタ
クト領域（２５）を拡散で形成すると、このピンホール
の所にも拡散領域が形成され、耐圧等の特性が劣化する
問題点を有していた。

（ニ）問題点を解決するための手段 本発明は上述の問題点に鑑みてなされ、半導体ウェハ（
１）上に第１層のホトレジスト（６）を塗布する工程と
、この第１層のホトレジスト（６）に所望の第１のパタ
ーン（６）・・・（６）とターゲ・ント・パターン（４
）を形成する工程と、前記半導体ウエノ貿１）上に第２
層のホトレジスト（７）を塗布する工程と、前記第１層
のホトレジスト（６）で形成されたターゲット・パター
ン（４）により位置合わせし前記第１のパターン（６）
・・・（６）と同じかあるいはやや縮小した形状の第２
のパターン（７）・・・（７）を形成する工程と、前記
パターン（６）・・・（６）　、　（７）・・・（７）
を介して所望のウェハ処理を施す工程とにより解決する
ものである。

（＊）作用 例えば第１層のホトレジスト（６）にピンホールがある
ために、更に第２層のホトレジスト（７）を、第１層ホ
トレジスト（６）上に積層して、ピンホールを無くすの
が本発明の原理であ。

４一 つまり第１層のホトレジスト（６）と第２層のホトレジ
スト（７）を露光する時に使う第１のホトマスク（２）
と第２のホトマスク（８）に於いて、同じ所にピンホー
ルやキズを発生することは、殆んどなく、２層レジスト
構造により、前述の問題を解決することができる。

しかし第１層のホトレジスト（６）のピンホールを、第
２層のホトレジスト（７）で室ぐには、第１層のホトレ
ジスト（６〉のパターンと全く同じか、やや縮小された
パターンを第１層のホトレジスト（６）上に精度良く設
ける必要がある。

しかし第２層のホトレジスト（７）をバターニングする
前は、半導体ウェハ（１）上には全くターゲット・パタ
ーンが無いため、この第２層のホトレジスト（７）を第
１層のホトレジスト（６）上に良好に積層するのが難し
い。

そのために、第１図Ａに示す如く、第１のホトマスク（
２）に第１のターゲット・パターン（３）を設け、この
ホトマスク（２）を使って第２図Ｂに示すウェハ（１）
上にレジストで形成された第２のターゲット・パターン
（４）を形成し、この第２のターゲット・パターン（４
）のあるウェハ（１）と、第３のターゲット・パターン
（９）と第４のターゲット・パターン（１０）のある第
２のホトマスク（８）を使って、オートアライメントし
、良好に第２層のホトレジスト（７）を積層するもので
ある。

従って、ピンホールも無くせ、精度の良いパターンがで
きる。

（へ）実施例 以下に本発明の半導体装置の製造方法を図面を参照しな
がら説明する。ここではショットキー・バリア・ダイオ
ードの製造方法で説明してゆくが、ＩＣ一般に応用でき
る事は言うまでも無い。

先ずＮ１型のシリコンサブストレートとなるウェハ上に
、Ｎ型のエピタキシャル層を成長し半導体基板となるウ
ェハを用意し、このウェハ上に熱酸化法やＣＶＤ法等で
酸化シリコン膜を被覆する。

従って、全面にエピタキシャル層と酸化シリコン膜を被
覆するため、パターン等は全く形成されていない。

次に半導体基板となるウェハ（１）上に、第１層のホト
レジストを被覆し、所定のパターンを形成する。

ここで第１図（Ａ）は、この時に使用する第１のホトマ
スク（２）で、第１図（Ｂ）は、全くパターンの形状さ
れていない半導体ウェハ（１）を示すものである。つま
り第１図（Ｂ）のウェハ（１）上に、第１のホトレジス
トをスピンオンで被覆し、第１図（Ａ）で示す第１のホ
トマスク（２）を使って露光、現像、ポストベークの一
連の作業を行う。第１のホトマスク（２）は、第１図（
Ａ）に示す第１のターゲット・パターン（３）以外に、
酸化シリコン膜をエツチングするためのパターンも有し
ているので、前記一連の作業の後には、第２図（Ｂ）に
示すように、ウェハ（１）上に第２のターゲット・パタ
ーン（４）と、第４図（Ａ）　、　（Ｂ）に示すように
酸化シリコン膜（５）をエツチングするためのパターン
化した第１層のレジスト（６）が残る。ここで第４図（
Ａ）はウェハ（１）の第２のターゲット・パターンの無
い領域の平面図であり、第４図（Ｂ）は第４図（Ａ）の
Ａ−Ａ’線における断面図である。

例えばこの時に、パターン化した第１層のホトレジスト
（６）にピンホールが存在していると仮定した場合、従
来の技術の欄で説明したように、直ぐ酸化シリコン膜（
５）を蝕刻すれば、蝕刻して残った酸化シリコン膜（５
）にもピンホールが生じることになる。

次に第２図（Ｂ）（または第４図（Ｂ））の如く、第２
のターゲット・パターン（４）と、酸化シリコン膜（５
〉をエツチングするための第１のパターン（６）・・・
（６）が存在するウェハ（１）上に、第２層のホトレジ
スト（７）をスピンコータで塗布する。

ここで第２層のホトレジスト（７）の現像液は、第１層
のホトレジスト（６）を現像しないものを使用してもよ
いし、同じでも良い。

更に第２層のホトレジスト（７）に、第５図（Ａ）。

（Ｂ）に示すように、第１層のホトレジスト（６）の第
１のパターン（６）・・・（６）と同じか、やや縮小さ
れた第２のパターン（７）・・・（７）を積層するため
に、第２のホトマスク（８）を使って露光する。

つまりウェハ（１）上には第２のターゲット・パターン
（４）があり、第２層のレジスト（７）を塗布しても、
パターンは残っているので、このターゲット・パターン
（４）と、第２のホトマスク（８）の第３のターゲット
・パターン（９）を使って、オートアライメントし露光
する。

従って、第５図（Ａ）　、　（Ｂ）のように第１層のレ
ジスト（６）の上に、第２層のレジスト（７）を積層で
きる。ここで第２層のレジスト（７）は、パターン化さ
れた第１層のレジストパターン（６）・・・（６）より
も、約２μｍはど外形の小さいパターン（７）・・・（
７）とした。また第２のホトマスク（８）に、別に第４
のターゲット・パターン（１０）を設けているのは、後
の工程のために、このパターン（１ｏ）を、ウェハ（１
）の酸化シリコン膜に形成し、この後の一連の工程にお
けるホトマスクのアライメントのために使う。またター
ゲット・パターンは、第３図の如くウェハ（１）上に複
数箇所設けて実施している。

最後に、第５図（Ａ＞の如く、第１層のホトレジスト（
６）を介して、酸化シリコン膜（５）を蝕刻し、このホ
トレジスト（６）　、　（７）を除去する。この後、例
えば熱拡散等のウェハ処理を施す。

ここでこの後のウェハ処理は、従来例と同じであるので
省略する。

本発明の第１の特徴とする所は、２層構造のホトレジス
ト（６）　、　（７）を使って、第１層のホトレジスト
（６）のピンホールを埋めることにある。つまり、第１
のホトマスク（２）と第２のホトマスク（８）に存在す
るピンホールは、殆んど一致することがない。従って２
層構造にすれば、酸化シリコン膜（５）に生成するピン
ホールを全く無くすことが可能となる。

しかし第２層のホトレジスト（７）を、第５図（Ａ）。

（Ｂ）の如く、精度良く積層しなければならない。

また最初の工程であるため、ウェハ（１）には、パター
ンが無いので、アライメントが不可能であるが、本発明
の第２の特徴となる、第１層のホトレジスト（６）に形
成されるターゲット・パターン（４）で、第２層のホト
レジスト（７）に形成されるパターン（第２のホトマス
ク（８））をアライメントできる。

（ト）発明の詳細 な説明した如く、ピンホールの無い膜が精度良く形成で
き、オートアライメントが可能となるために歩留り、生
産性ともに大幅に向上できる。

また少しでもキズやピンホールが有ったホトマスクは、
従来不良で廃棄されていたが、この廃棄も必要なくなり
、大幅にホトマスクの寿命がのびる。

【図面の簡単な説明】

第１図（Ａ）は、第１のホトマスクの一部を示す平面図
、第１図（Ｂ）は、第１図（Ａ）のホトマスクで露光す
る前のウェハの平面図、第２図（Ａ）は、第２のホトマ
スクの一部を示す平面図、第２図（Ｂ）は、第２図（Ａ
）のホトマスクで露光する前のウェハの平面図、第３図
はウェハにターゲット・パターンが設けられた時の平面
図、第４図（Ａ）は、第１層のホトレジストが設けられ
た時のウェハの平面図、第４図（Ｂ）は、第４図（Ａ＞
のＡ−Ａ’線における断面図、第５図（Ａ）は、第２層
のホトレジ　、ストが設けられた時のウェハの平面図、
第５図（Ｂ）は、第５図（Ａ＞のＢ−Ｂ’線における断
面図、第６図（Ａ）乃至第６図（Ｄ）は従来の半導体装
置の製造方法を示す半導体基板の断面図である。 （１）はウェハ、（２〉は第１のホトマスク、（３）は
第１のターゲット・バター乙（４）は第２のターゲット
・パターン、（５）は酸化シリコン膜、（６）は第１層
のホトレジスト、　（７）は第２層のホトレジスト、　
（８）は第２のホトマスク、（９）は第３のターゲット
・パター乙（１０）は第４のターゲット・パターンであ
る。

Claims (1)

【特許請求の範囲】
1. （１）半導体ウェハ上に第１層のホトレジストを塗布す
   る工程と、この第１層のホトレジストに所望の第１のパ
   ターンとターゲット・パターンを形成する工程と、前記
   半導体ウェハ上に第２層のホトレジストを塗布する工程
   と、前記第１層のホトレジストで形成されたターゲット
   ・パターンにより位置合わせし前記第１のパターンと同
   じかあるいはやや縮小した形状の第２のパターンを形成
   する工程と、前記パターンを介して所望のウェハ処理を
   施す工程とを備えた半導体装置の製造方法。