JPS58158919A - マスク位置合せ法 - Google Patents
マスク位置合せ法Info
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- JPS58158919A JPS58158919A JP57040801A JP4080182A JPS58158919A JP S58158919 A JPS58158919 A JP S58158919A JP 57040801 A JP57040801 A JP 57040801A JP 4080182 A JP4080182 A JP 4080182A JP S58158919 A JPS58158919 A JP S58158919A
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- JP
- Japan
- Prior art keywords
- layer
- diffusion layer
- mask positioning
- substrate
- epitaxial
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- Granted
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- 238000000034 method Methods 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 21
- 238000002955 isolation Methods 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 2
- 238000007665 sagging Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Power Engineering (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造におけるマスク位置合せ技術
に関する。
に関する。
バイポーラＩＣ’の製造プロセスでは、サブストレート
（基板半導体）の表面に＠化膜マスクな通して埋込層と
なる高澱度不純物を拡散し、その上にエピタキシャル成
長による半導体層を形成したものを基体として、このエ
ピタキシャル半導体層表面にマスク拡散により各種の半
導体素子を形成するが、マスク拡散は上記１込拡散層の
位置を基準にして行われる。従来、この埋込層位置の決
定にあたっては、１１１１図に示すように埋込拡散層２
の形成されたサブストレート１表面に形成される酸化膜
のエツチングによる凹部３がエピタキシャル半導体層４
褒藺にも２次の凹部５として現われるのを利用し１通常
の光学願黴鏡を使用して上記２次の凹部位置（矢印６）
を検出しこれを埋込層位置の基準とする。
（基板半導体）の表面に＠化膜マスクな通して埋込層と
なる高澱度不純物を拡散し、その上にエピタキシャル成
長による半導体層を形成したものを基体として、このエ
ピタキシャル半導体層表面にマスク拡散により各種の半
導体素子を形成するが、マスク拡散は上記１込拡散層の
位置を基準にして行われる。従来、この埋込層位置の決
定にあたっては、１１１１図に示すように埋込拡散層２
の形成されたサブストレート１表面に形成される酸化膜
のエツチングによる凹部３がエピタキシャル半導体層４
褒藺にも２次の凹部５として現われるのを利用し１通常
の光学願黴鏡を使用して上記２次の凹部位置（矢印６）
を検出しこれを埋込層位置の基準とする。
しかしながら上記方法においては、エピタキシャル成長
の過程で基板ｌの結晶軸の方向により例えば主面Ｋ（１
１１）結晶面から１〜１０＠度傾いた結晶面を使用する
ことＫより半導体層が斜め方向に成長するためエピタキ
シャル層４表面での２次の凹部の位置が埋込拡散層２の
位置から「ズレ」を生じ、又、エピタキシャル層による
２次凹部の「ダレ」もありそのまま「ズレ」等の位置を
基準とすることになる。この結果、エピタキシャル層表
面から基板ＫＪＩ続する接合分離層（アイソレージ１ン
）を形成する場合に基準位置のズレ等によって極端な場
合分離層が鳳込層と異常接近し、時−には重なってしま
い、アイソレージ習ン耐圧不良の原因となる。このよう
な重なりをさけて分離層を埋込層から引きはなして設計
すればバイポーラＩＣの微細化を損なうことになった。
の過程で基板ｌの結晶軸の方向により例えば主面Ｋ（１
１１）結晶面から１〜１０＠度傾いた結晶面を使用する
ことＫより半導体層が斜め方向に成長するためエピタキ
シャル層４表面での２次の凹部の位置が埋込拡散層２の
位置から「ズレ」を生じ、又、エピタキシャル層による
２次凹部の「ダレ」もありそのまま「ズレ」等の位置を
基準とすることになる。この結果、エピタキシャル層表
面から基板ＫＪＩ続する接合分離層（アイソレージ１ン
）を形成する場合に基準位置のズレ等によって極端な場
合分離層が鳳込層と異常接近し、時−には重なってしま
い、アイソレージ習ン耐圧不良の原因となる。このよう
な重なりをさけて分離層を埋込層から引きはなして設計
すればバイポーラＩＣの微細化を損なうことになった。
本発明は上記した点を解決するためになされたものであ
り、その目的とするところは填込拡散層に対するマスク
合せの精度を高めバイポーラＩＣの高集積化、高信頼性
化を図ることにある。
り、その目的とするところは填込拡散層に対するマスク
合せの精度を高めバイポーラＩＣの高集積化、高信頼性
化を図ることにある。
以下本発明を実施例にそりて詳述する。
本発明の望ましい実施形態は１１２図に示すようＫ、半
導体基板ｌの上にエピタキシャル半導体層４を形成し、
この基板１と半導体層４との関に場め込んだ埋込拡散層
２の位置を検出するにあたって、エピタキシャル層表面
に対し赤外光線を投射することによって得られる上記填
込拡散層の反射像７をマスク位置合せの基準とするもの
である。
導体基板ｌの上にエピタキシャル半導体層４を形成し、
この基板１と半導体層４との関に場め込んだ埋込拡散層
２の位置を検出するにあたって、エピタキシャル層表面
に対し赤外光線を投射することによって得られる上記填
込拡散層の反射像７をマスク位置合せの基準とするもの
である。
通ｔバイポーラＩＣｆ）ＩＩ造プロセスでは填込拡散層
の不純物濃度は基板やエピタキシャル層の濃度より数ケ
タ高い。例えば基板の濃度を１０１′〜Ｉ Ｑ ｊｌ
ａ口ｍｓ ／ｃｘｓ” 、エピタキシャル層の濃度ｌ
Ｑ ＩＩ 〜ｌ Ｑ １＠ Ｓｔｏｍａ ／ｒｌｓａ
Ｋ対シＷｉ込層ｆ）濃度は１０ ” 〜１０ ” ａｔ
ｏｍｓ ７６８９度である。一方、赤外光線はＳＩ等の
半導体結晶を透過し、不純物濃度の異なるものに対して
透過率等の光学的性質が異なっている。したがりてエビ
メ午シャル成長後にエピタキシャル層表面から赤外線顕
微鏡等を用いて填込拡散層を観察すると、適当な条件、
例えば赤外光線を投射した場合に第３図に斜線ハツチン
グＡで示すよ５ＫＪｌ込拡散層の部分ｖＩＩ著な反射像
として＃ＩｔＩＩｌ）することができる。なお同図のＢ
はエビメキシャル層ＩＩ！面に形成された埋込層の２次
回部の輪郭でありてＡと大きくずれていることを示して
いる。
の不純物濃度は基板やエピタキシャル層の濃度より数ケ
タ高い。例えば基板の濃度を１０１′〜Ｉ Ｑ ｊｌ
ａ口ｍｓ ／ｃｘｓ” 、エピタキシャル層の濃度ｌ
Ｑ ＩＩ 〜ｌ Ｑ １＠ Ｓｔｏｍａ ／ｒｌｓａ
Ｋ対シＷｉ込層ｆ）濃度は１０ ” 〜１０ ” ａｔ
ｏｍｓ ７６８９度である。一方、赤外光線はＳＩ等の
半導体結晶を透過し、不純物濃度の異なるものに対して
透過率等の光学的性質が異なっている。したがりてエビ
メ午シャル成長後にエピタキシャル層表面から赤外線顕
微鏡等を用いて填込拡散層を観察すると、適当な条件、
例えば赤外光線を投射した場合に第３図に斜線ハツチン
グＡで示すよ５ＫＪｌ込拡散層の部分ｖＩＩ著な反射像
として＃ＩｔＩＩｌ）することができる。なお同図のＢ
はエビメキシャル層ＩＩ！面に形成された埋込層の２次
回部の輪郭でありてＡと大きくずれていることを示して
いる。
第４図は本発明によるマスク位置合せ法を行なうための
マスクアライナ用赤外顕微鏡の原壇的構造を示す。同図
において、ｌは試料である半導体基板、２は認識の対象
となる埋込拡散層、４はエピタキシャル層である。８は
赤外光線源（ランプ）。
マスクアライナ用赤外顕微鏡の原壇的構造を示す。同図
において、ｌは試料である半導体基板、２は認識の対象
となる埋込拡散層、４はエピタキシャル層である。８は
赤外光線源（ランプ）。
９はハーフミラ−１□１０は対物レンズ、１１は接眼レ
ンズである。光［８から出た赤外光線をミラーＶ介して
エピタキシャル層４に投射し、埋込層２よりの反射光を
レンズ１０．１１を透して観察し、試料に対し顕微鏡を
相対移動し埋込層位置を決定する。
ンズである。光［８から出た赤外光線をミラーＶ介して
エピタキシャル層４に投射し、埋込層２よりの反射光を
レンズ１０．１１を透して観察し、試料に対し顕微鏡を
相対移動し埋込層位置を決定する。
エピタキシャル成長の条件によって填込拡散層の形状を
上層に伝播の麿にダレやズレな生じるためエピタキシャ
ル層表面の形状から埋込拡散層の位置を判断する従来方
式では精度に限界があったが、本発明の場合はダレやズ
レがある場合でも填込拡散層を直１ｊｋＫ認識するもの
であるため、埋込拡散層に対するマスク合せ精度を飛躍
的に向上することが可能である。本発明によれば、した
がって（１１工ピタキシヤル層のズレやズレに起因する
アイソレージ層ン不良が無くなり、（２１バイポーラＩ
Ｃの一層の微細化が可能になる轡の効果がもたらされる
Ｏ 本発明はエピタキシャル層のダレやズレの大キい場合、
例えば（１１１）結晶−から１〜１０°相度傾いた結晶
面を主面に用いる半導体装置や厚膜装置に適用して有効
であり、填込拡散層をもつバイポーラＩＣ，＠合電界効
米トランジスメを含むＩＣ等の全ての半導体装置に応用
できる。
上層に伝播の麿にダレやズレな生じるためエピタキシャ
ル層表面の形状から埋込拡散層の位置を判断する従来方
式では精度に限界があったが、本発明の場合はダレやズ
レがある場合でも填込拡散層を直１ｊｋＫ認識するもの
であるため、埋込拡散層に対するマスク合せ精度を飛躍
的に向上することが可能である。本発明によれば、した
がって（１１工ピタキシヤル層のズレやズレに起因する
アイソレージ層ン不良が無くなり、（２１バイポーラＩ
Ｃの一層の微細化が可能になる轡の効果がもたらされる
Ｏ 本発明はエピタキシャル層のダレやズレの大キい場合、
例えば（１１１）結晶−から１〜１０°相度傾いた結晶
面を主面に用いる半導体装置や厚膜装置に適用して有効
であり、填込拡散層をもつバイポーラＩＣ，＠合電界効
米トランジスメを含むＩＣ等の全ての半導体装置に応用
できる。
第１図はこれまでのマスク位置合せ法における半導体装
置の形態を示す断面図、第２図は本発明によるマスク位
置合せ法における半導体装置の形態を示す断面図、第３
図は同じくその平面図、第４図は本発明によるマスク位
置会せ法に使用する赤外−機端の原理的構造を示す断面
図である。 ｌ・・・半導体基板、２・・・埋込拡散層、３・・・凹
部、４・・・エピタキシャル層、５・・・２次回部、６
．７・・・像、８・・・赤外ランプ、９・・・ミラー、
１０．１１・・・レンズ。 第 １ 図 第 ４ ト１
置の形態を示す断面図、第２図は本発明によるマスク位
置合せ法における半導体装置の形態を示す断面図、第３
図は同じくその平面図、第４図は本発明によるマスク位
置会せ法に使用する赤外−機端の原理的構造を示す断面
図である。 ｌ・・・半導体基板、２・・・埋込拡散層、３・・・凹
部、４・・・エピタキシャル層、５・・・２次回部、６
．７・・・像、８・・・赤外ランプ、９・・・ミラー、
１０．１１・・・レンズ。 第 １ 図 第 ４ ト１
Claims (1)
- １、基板とその上に形成したエピタキシャル半導体層の
間に高饋度不純物場込層を部分的に有する基体表面に対
し赤外光線を投射して得られる上記埋込層の反射像ｔマ
ス２位置合甘の基準とすることを特徴とするマスク位置
合せ法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57040801A JPS58158919A (ja) | 1982-03-17 | 1982-03-17 | マスク位置合せ法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57040801A JPS58158919A (ja) | 1982-03-17 | 1982-03-17 | マスク位置合せ法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029572A Division JPH0354814A (ja) | 1990-02-13 | 1990-02-13 | 半導体装置の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58158919A true JPS58158919A (ja) | 1983-09-21 |
| JPH0114694B2 JPH0114694B2 (ja) | 1989-03-14 |
Family
ID=12590729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57040801A Granted JPS58158919A (ja) | 1982-03-17 | 1982-03-17 | マスク位置合せ法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158919A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251124A (ja) * | 1985-04-30 | 1986-11-08 | Nec Kansai Ltd | 半導体装置の製造方法 |
| JPH01103834A (ja) * | 1987-10-16 | 1989-04-20 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0232302A (ja) * | 1988-07-21 | 1990-02-02 | Kyodo Printing Co Ltd | カラーフィルタの製造方法 |
| JPH02137348A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | パターンシフト量の測定方法 |
| JPH02152250A (ja) * | 1988-12-02 | 1990-06-12 | Nec Corp | エピタキシャル成長層の評価方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228269A (en) * | 1975-08-29 | 1977-03-03 | Hitachi Ltd | Process for mask alignment |
-
1982
- 1982-03-17 JP JP57040801A patent/JPS58158919A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5228269A (en) * | 1975-08-29 | 1977-03-03 | Hitachi Ltd | Process for mask alignment |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251124A (ja) * | 1985-04-30 | 1986-11-08 | Nec Kansai Ltd | 半導体装置の製造方法 |
| JPH01103834A (ja) * | 1987-10-16 | 1989-04-20 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH0553296B2 (ja) * | 1987-10-16 | 1993-08-09 | Sanyo Electric Co | |
| JPH0232302A (ja) * | 1988-07-21 | 1990-02-02 | Kyodo Printing Co Ltd | カラーフィルタの製造方法 |
| JPH02137348A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | パターンシフト量の測定方法 |
| JPH02152250A (ja) * | 1988-12-02 | 1990-06-12 | Nec Corp | エピタキシャル成長層の評価方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0114694B2 (ja) | 1989-03-14 |
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