NL193394C

NL193394C - Werkwijze voor het vervaardigen van geïntegreerde structuren die niet- vluchtige geheugencellen en bijbehorende transistoren omvatten.

Info

Publication number: NL193394C
Application number: NL8503197A
Authority: NL
Original assignee: Sgs Microelettronica Spa
Priority date: 1984-11-26
Filing date: 1985-11-20
Publication date: 1999-08-03
Also published as: NL8503197A; IT1213249B; JPS61131488A; JP2525144B2; GB2167602A; DE3540422A1; DE3540422C2; FR2573920B1; NL193394B; GB2167602B; US4719184A; FR2573920A1; IT8423737A0; GB8526959D0

Description

1 193394

Werkwijze voor het vervaardigen van geïntegreerde structuren die niet-vluchtige geheugencellen en bijbehorende transistoren omvatten

De onderhavige uitvinding heeft betrekking op een werkwijze voor het vervaardigen van geïntegreerde 5 structuren die niet-vluchtige geheugencellen en bijbehorende transistoren omvatten, omvattende de volgende stappen: (a) het vormen van actieve gebieden op een mono-kristallijn siliciumsubstraat door middel van het Planox-proces; (b) het groeien van een poortoxidelaag op de gehele substraatstructuur; (c) het neerslaan en doteren van een eerste poly-kristallijne siliciumlaag; (d) het maskeren en verwijderen van de eerste poly-kristallijne siliciumlaag bij de zijden van gebieden die bestemd zijn voor het vormen van 10 geheugencellen; (e) het groeien van een diëlektrische oxidelaag; (f) het neerslaan van een tweede poly-kristallijne siliciumlaag; (g) het maskeren en uitgelijnd etsen van de tweede poly-kristaliijne siliciumlaag en van het diëlektrische oxide en vervolgens van de eerste poly-kristallijne siliciumlaag en van het poortoxide bij de zijden van genoemde geheugencelgebieden en van gebieden die bestemd zijn voor het vormen van bijbehorende transistoren om afvoer- en brongebieden van het substraat bloot te leggen.

15 Een dergeiijke werkwijze voor het vervaardigen van niet-vluchtige geheugencellen, zowel van het EPROM als E2-PROM type, is bekend. De geheugencellen omvatten daarbij een eerste en een tweede laag uit poly-kristallijn silicium die geplaatst zijn op een mono-kristallijn siliciumsubstraat met op geschikte wijze gedoteerde actieve gebieden. De eerste laag silicium, die het dichtst bij het substraat is, vormt de zwevende poort van de geheugencel, terwijl de tweede laag, die verder van het substraat gelegen is, de besturing-20 spoort van die cel vormt. Siliciumoxide met diëlektrische functies is tussen de twee voornoemde lagen geplaatst, terwijl poortoxide tussen de eerste poly-kristallijne siliciumlaag en het mono-kristallijne siliciumsubstraat is aangebracht. De twee poly-kristallijne siliciumlagen kunnen, indien gewenst, met elkaar in lijn zijn, dat wil zeggen, zoals dit gewoonlijk wordt genoemd, zelf-uitgericht.

Bij de bekende fabricagetechniek voor het vormen van geïntegreerde stelsels van verscheidene 25 geheugencellen zij aan zij, met zelf-uitgerichte lagen en bijbehorende transistoren vindt de verwijdering van de eerste poly-kristallijne siliciumlaag in stap (d) overal plaats, met uitzondering van de gebieden die bestemd zijn voor het vormen van de geheugencellen. Na het groeien van de diëlektrische oxidelaag en het aanbrengen van de tweede poly-kristallijne siliciumlaag worden de twee poly-kristallijne siliciumlagen sequentieel geëtst onder gebruikmaking van twee verschillende maskers, waarbij het eerste masker dient 30 om de tweede poly-kristallijne laag en het diëlektrische oxide te definiëren bij de geheugencelgebieden en de transistorgebieden, en waarbij het tweede masker dient om de eerste poly-kristallijne siliciumlaag en het poortoxide te definiëren bij de geheugencelgebieden. Bijgevolg hebben de transistoren een door de tweede poly-kristallijne siliciumlaag gevormde poort en een door het diëlektrische oxide gevormd onderliggend oxide.

35 Bezwaren van deze bekende fabricagetechniek zijn dat het diëlektrische oxide van een zeer goede kwaliteit dient te zijn, en dat er gebruik gemaakt dient te worden van twee verschillende maskers.

De onderhavige uitvinding heeft tot doel te voorzien in een fabricageproces voor niet-vluchtige geheugencellen met zelf-uitgerichte siliciumlagen en bijbehorende transistoren waarbij één masker wordt uitgespaard en waarbij tegelijkertijd transistoren gevormd worden met een oxide dat verschilt van het oxide dat geplaatst 40 is tussen de twee lagen poly-kristallijne silicium van de geheugencellen.

Een werkwijze van een in de aanhef genoemde soort wordt volgens de uitvinding gekenmerkt, doordat de werkwijze de volgende stappen omvat: het maskeren en verwijderen van de eerste poly-kristallijne siliciumlaag in stap (d) zodanig wordt uitgevoerd, dat de eerste poly-kristallijne siliciumlaag en het onderliggende poortoxide in de transistorgebieden behouden blijven; het in stap (e) op die transistorgebieden 45 gegroeide diëlektrische oxide wordt verwijderd vóór het aanbrengen van de tweede poly-kristallijne siliciumlaag; en stap (g) wordt uitgevoerd onder gebruikmaking van één masker voor de twee poly-kristallijne siliciumlagen.

De werkwijze volgens de uitvinding vraagt in andere woorden het gebruik van een enkel masker voor het achtereenvolgens etsen van de tweede en de eerste poly-kristallijne siliciumlaag, waardoor één masker 50 bespaard wordt vergeleken met de conventionele werkwijze. Dit is te danken aan het feit dat het etsen van de tweede poly-kristallijne siliciumlaag het poortoxide achterlaat om de aktieve gebieden te beschermen.

Bovendien wordt het transistoroppervlak gevormd uit een poly-kristallijne siliciumlaag geplaatst boven een poortoxide, in plaats van op een oxide zoals geplaatst is tussen de twee poly-kristallijne siliciumlaag. Dit maakt het mogelijk om voor het transistoroxide een ander type te kiezen dat beter geschikt is dan het oxide 55 tussen de twee voornoemde lagen.

De uitvinding zal in het hiernavolgende nader worden toegelicht onder verwijzing naar de tekening. Hierin

Claims

193394 2 tonen: figuren 1-9 de opeenvolgende stappen bij de werkwijze volgens de uitvinding. De in de figuren getoonde werkwijze vraagt in de eerste plaats de vormen van isolatiegebieden 2 met een 5 positieve dotering die beschermd zijn door veldoxide 3, welke gebieden op een monokristallijn silicium-substraat 1 door middel van het gebruikelijke Planox proces gevormd zijn (figuur 1). Op de gehele opbouw laat men een poortoxide 4 aangroeien, waarvan de dikte gelegen kan zijn tussen 5 en 10 nanometer voor E2PROM cellen en van 15 tot 40 nanometer voor EPROM cellen, en de gebieden die de transistoren en de geheugencellen moeten vormen worden gedoteerd met een implantatie van het 10 ”+”-type en bijbehorende maskers (figuur 2). Vervolgens laat men een eerste poly-kristallijne siliciumlaag 5, die de zwevende poorten van de geheugencel moet vormen neerslaan (figuur 3). De dikte van die laag kan variëren van 150 tot 300 nanometer. De laag wordt gedoteerd door implantatie van P of As ionen of met POCI3. De doteerwerking is in figuur 3 aangegeven door middel van de pijl F en de tekens. 15 Door het op geschikte wijze maskeren wordt de eerste poly-kristallijne siliciumlaag 5 verwijderd aan de zijde van het toekomstige geheugencelgebied 6 en het transistorgebied 7, zoals getoond is in figuur 4. De verwijdering strekt zich ook uit tot de diepe contactgebieden 8. Vervolgens laat men op de gehele opbouw een oxidelaag 9 aangroeien welke moet dienen als de diëlektrium tussen de twee poorten van de geheugencel (figuur 5). De dikte kan variëren tussen 20 en 60 20 nanometer. In plaats van het laten aangroeien of als toevoeging daaraan kan een andere diëlektrische laag worden neergeslagen. Door het op geschikte wijze maskeren wordt het diëlektrische oxide 9 verwijderd van de transistor-gebieden en wordt het poortoxide 4 ook verwijderd van de diepe contactgebieden 8 (figuur 6). Na deze bewerking, die wordt uitgevoerd onder gebruikmaking van hetzelfde masker als toegepast voor de vorming 25 van de diepe contactgebieden bij de conventionele werkwijze, is het diëlektrische oxide 9 alleen aanwezig in de celgebieden 6 boven de zwevende poorten. Vervolgens laat men op het gehele oppervlak een tweede poly-kristallijne siliciumlaag 11 neerslaan, die als besturingspoort van de geheugencellen 6 en de bijbehorende transistoren 7 moet functioneren (figuur 7). Deze siliciumlaag, waarvan de dikte kan variëren van 30 tot 500 nanometer, wordt onderworpen aan een 30 ’’-"-dotering en verkrijgt op deze wijze direct contact met het monokristallijne silicium in de gebieden 10 van de diepe contacten 8 en met de eerste siliciumlaag 5 van de transistor 7, terwijl een laag diëlektrisch oxide 9 geplaatst blijft tussen de twee lagen silicium 11 en 5 in de geheugencellen 6. Tenslotte wordt een beschermingsmasker 12 voor de cel-, transistor- en diepe contacten aangebracht en wordt de tweede laag silicium 11 geëtst totdat het diëlektrische oxide 9, dat gelegen is tussen de twee 35 siliciumlagen 11 en 5, is blootgelegd. Het etsen op het diëlektrische oxide 9 wordt voorgezet totdat de eerste siliciumlaag 5 bereikt is. De opbouw heeft op dit punt een vorm gekregen als getoond in figuur 8. Door het verder etsen worden dan de eerste laag silicium 5 aan de zijden van de gemaskeerde gebieden van de cel en de transistorgebieden en het poortoxide 4 aan de zijde van het voornoemde gebied op zodanige wijze verwijderd, dat de gebieden 13 en 14 worden blootgelegd, die na het negatief doteren bron-40 en afvoergebieden voor de geheugencellen 6 en de transistoren 7 moeten worden. Bij wijze van voorbeeld is de uiteindelijke opbouw met drie geheugencellen 6 waarvan de lagen 11 en 5 zelf-uitgericht zijn, één transistor 7 en één diep contact 8, in de figuur 9 getoond. 45 Conclusie

1. Werkwijze voor het vervaardigen van geïntegreerde structuren die niet-vluchtige geheugencellen en bijbehorende transistoren omvatten, omvattende de volgende stappen: (a) het vormen van actieve gebieden op een monokristallijn siliciumsubstraat door middel van het

50 Planox-proces; (b) het groeien van een poortoxidelaag op de gehele substraatstructuur; (c) het neerslaan en doteren van een eerste polykristallijne siliciumlaag; (d) het maskeren en verwijderen van de eerste polykristallijne siliciumlaag bij de zijden van gebieden die bestemd zijn voor het vormen van geheugencellen; 55 (e) het groeien van een diëlektrische oxidelaag; (f) het neerslaan van een tweede polykristallijne siliciumlaag; (g) het maskeren en uitgelijnd etsen van de tweede polykristallijne siliciumlaag en van het diëlektrische 3 193394 oxide en vervolgens van de eerste polykristallijne siliciumlaag en van het poortoxide bij de zijden van genoemde geheugencelgebieden en van gebieden die bestemd zijn voor het vormen van bijbehorende transistoren om afvoer- en brongebieden van het substraat bloot te leggen; met het kenmerk; 5. dat het maskeren en verwijderen van de eerste poly-kristallijne siliciumlaag in de stap <d) zodanig wordt uitgevoerd, dat de eerste polykristallijne siliciumlaag en het onderliggende poortoxide in de transistorgebieden behouden blijven; - dat het in stap (e) op die transistorgebieden gegroeide diëlektrische oxide wordt verwijderd vóór het aanbrengen van de tweede polykristallijne siliciumlaag; en 10 - dat stap (g) wordt uitgevoerd onder gebruikmaking van één masker voor de twee polykristallijne siliciumlagen.

2. Werkwijze volgens conclusie 1, waarbij diepe contacten worden gevormd, met het kenmerk: dat die diepte contacten worden gevormd door het verwijderen van het diëlektrische oxide en het poortoxide van de gebieden die bestemd zijn voor het vormen van diepe contacten tegelijkertijd met het 15 verwijderen van het diëlektrische oxide van de transistorgebieden, en door tijdens stap (g) de tweede polykristallijne siliciumlaag bij de diepe contactgebieden achter te laten. Hierbij 2 bladen tekening