FR2573920A1 - Procede de fabrication de structures integrees comprenant des cellules de memoire permanente munies de couches de silicium auto-alignees, et des transistors associes a ces cellules - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 17
- 239000010703 silicon Substances 0.000 title claims abstract description 17
- 230000015654 memory Effects 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims description 10
- 230000000873 masking effect Effects 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims 1
- 238000000926 separation method Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
APRES LA CROISSANCE D'UN OXYDE DE GRILLE 4, LE DEPOT ET LA SEPARATION D'UNE PREMIERE COUCHE DE SILICIUM POLYCRISTALLIN 5, LA CROISSANCE D'OXYDE DIELECTRIQUE 9 ET SON ENLEVEMENT DE LA ZONE DE TRANSISTOR 7, ET LE DEPOT D'UNE DEUXIEME COUCHE DE SILICIUM POLYCRISTALLIN 11, UN MASQUE UNIQUE 12 PERMET, TOUT D'ABORD, L'ATTAQUE DE LA DEUXIEME COUCHE DE SILICIUM 11 ET DE L'OXYDE DIELECTRIQUE 9 PUIS CELLE DE LA PREMIERE COUCHE DE SILICIUM 5 ET DE L'OXYDE DE GRILLE 4 SUR LES COTES DES ZONES DE CELLULE 6 ET DE TRANSISTOR 7.
Description
La présente invention concerne un procédé de fabrication de structures
intégrées comprenant des cellules de mémoire permanente munies de couches de silicium auto-alignées,
et des transistors qui leur sont associés.
On connaît des cellules de mémoire permanente, aussi bien du type EPROM que du type E PROM qui comprennent une
première et une deuxième couches de silicium polycristallin super-
posées à un substrat de silicium monocristallin muni lui-même de zones actives convenablement dopées. La première couche de silicium, plus proche du substrat, constitue la grille flottante de la cellule de mémoire, tandis que la deuxième couche, plus éloignée
du substrat, constitue la grille de commande de la même cellule.
De l'oxyde de silicium, qui joue le rôle de diélectrique, est inter-
posé entre l'une et l'autre des deux couches précitées, tandis que de l'oxyde de grille est interposé entre la première couche de
silicium polycristallin et le substrat de silicium monocristallin.
Les deux couches de silicium polycristallin peuvent éventuellement être alignées l'une sur l'autre, c'est-à-dire, comme on le dit
habituellement, auto-alignées.
On connaît par ailleurs une technique de fabrica-
tion qui prévoit la formation de structures intégrées comprenant
plusieurs cellules de mémoire juxtaposées, munies de couches auto-
alignées, et des transistors qui leur sont associés. Selon cette technique, telle qu'elle est appliquée actuellement, l'auto-alignement des deux couches de silicium polycristallin est obtenu grâce à l'emploi successif de deux masques différents, le premier pour l'attaque de la deuxième couche et le deuxième pour l'attaque consécutive de la première couche. L'utilisation de deux masques pose évidemment des problèmes de coût, mais, d'autre part, elle est indispensable pour éviter, au cours de l'attaque de la première couche, un effet indésirable de creusement des zones dopées et
leur détérioration consécutive.
Il convient en outre de considérer que l'actuelle technique de fabrication détermine la formation d'un transistor comprenant une couche de silicium polycristallin qui est séparée du substrat de silicium monocristallin au moyen de l'oxyde qui assure en outre des fonctions de diélectrique entre les deux couches superposées des cellules de mémoire. Ceci comporte l'utilisation d'un oxyde interposé entre couches possédant des caractéristiques supérieures à celles qui sont nécessaires, mais qui, d'un autre côté, sont indispensables pour le transistor, qui exige un oxyde
de bonne qualité.
Le but de la présente invention est donc de réa-
liser un procédé de fabrication pour cellules de mémoire permanente, munies de couches de silicium auto-alignées, et des transistors associés, qui permette d'économiser un masque et, en même temps, d'obtenir des transistors comprenant un oxyde différent de celui interposé entre les deux couches de silicium
polycristallin des cellules de mémoire.
Selon l'invention, ce but est atteint au moyen d'un procédé de fabrication qui comprend, d'une façon connue: a) la formation de zones actives sur un substrat de silicium monocristallin à l'aide d'un procédé planox; b) la croissance d'une couche d'oxyde de grille sur l'ensemble de
la structure de substrat; -
c) le dépôt d'une première couche de silicium polycristallin et son dopage; caractérisé en ce qu'il comprend en outre: d) le masquage de la première couche de silicium polycristallin et son enlèvement sur les côtés des régions destinées à constituer les zones de cellules de mémoire et de transistor; e) la croissance d'une couche d'oxyde diélectrique; f) l'enlèvement dudit oxyde diélectrique des zones du transistor; g) le dépôt d'une deuxième couche de silicium polycristallin;
h) le masquage et l'attaque de la deuxième couche de silicium poly-
cristallin et de l'oxyde diélectrique sous-jacent sur les côtés des zones de cellule et de transistor; i) l'attaque consécutive, avec masquage identique, de la première
couche de silicium polycristallin et de l'oxyde de grille sous-
jacent sur les côtés des zones de cellule et de transistor, jusqu'à
avoir découvert les zones de drain et de source.
En d'autres termes, le procédé selon l'invention prévoit l'utilisation d'un masque unique pour l'attaque successive de la deuxième et de la première couche de silicium polycristallin, c'est-à-dire que, comparativement au procédé traditionnel, il permet d'économiser un masque. Ceci est intéressant du fait que l'attaque de la deuxième couche de silicium polycristallin laisse
l'oxyde de grille en protection des zones actives.
En outre, la zone de transistor est formée d'une couche de silicium polycristallin superposée à de l'oxyde de grille,
au lieu d'être superposée à de l'oxyde tel que celui qui est inter-
posé entre les couches de silicium polycristallin. Ceci permet de choisir pour l'oxyde du transistor un type d'oxyde différent de
celui des deux couches précitées et plus adapté que celui-ci.
D'autres buts et avantages de la présente inven-
tion seront mieux compris à la lecture de la description qui va
suivre d'un exemple de réalisation et en se reportant aux dessins annexés sur lesquels: - les figures 1 à 9 représentent les différentes
phases du procédé selon l'invention.
Le procédé illustré sur les dessins prévoit
essentiellement la formation,sur un- substrat 'de silicium mono-
cristallin 1, moyen de l'habituel procédé planox, de zones d'isolement 2 à dopage positif, protégées par de l'oxyde de
champ 3 (figure 1).
Sur l'ensemble de la structure, on a fait croître de l'oxyde de grille 4 (figure 2), dont l'épaisseur peut être de à 10 nm pour les cellules E PROM ou de 15 à 40 nm pour les cellules EPROM et on dope, par implantation de type "+" et à
l'aide de masques correspondants, les zones destinées à cons-
tituer les transistors et les cellules de mémoire.
Ensuite, on dépose une première couche de silicium polycristallin 5 (figure 3) destinée à former les grilles flottantes
des cellules de mémoire. Son épaisseur peut varier de 150 à 300 nm.
Ladite couche est soumise à un dopage par implantation d'ions P ou As, ou encore par du POCI3. L'opération de dopage est représentée
sur la figure 3 par des flèches F accompagnées de signes "-".
A l'aide d'un masquage judicieux, on enlève la première couche de silicium polycristallin 5 précitée sur les
côtés des futures zones de cellules de mémoire 6 et de transis-
tors 7, comme représenté sur la figure 4. Cet enlèvement est également étendu aux zones de contact profond 8. Sur L'ensemblede la structure, on fait ensuite
croître une couche d'oxyde 9 destinée à jouer le rôle de diélec-
trique entre les deux grilles des cellules de mémoire (figure 5).
L'épaisseur peut varier de 20 à 60 nm. A la place de la croissance, ou en suplément de cette dernière, on peut prévoir le dépôt d'une
autre couche diélectrique.
A l'aide d'un masquage approprié, on enlève l'oxyde diélectrique 9 des zones de transistor 7 et on enlève également
l'oxyde de grille 4 des zones de contact profond 8 (figure 6).
Après cette opération, qui est exécutée en utilisant le même masque que celui utilisé pour la formation des zones de contact profond dans les procédés classiques, L'oxyde diélectrique 9 n'existe donc que dans les zones de cellule 6, au-dessus des
grilles flottantes.
Sur l'ensemble de la structure, on dépose ensuite une deuxième couche de silicium polycristallin 11 (figure 7) destinée à jouer le rôLe de grille de commande des cellules de mémoire 6 et des transistors associés 7. Cette couche de silicium d'une épaisseur qui peut varier entre 30 et 500 nm est soumise à un dopage "-" et, de cette façon, on réalise un contact direct avec le silicium monocristallin dans les zones 10 de contact profond 8, et avec la première couche de silicium 5 du transistor 7, tandis qu'une couche d'oxyde diélectrique 9 reste interposée entre
les deux couches de silicium 11 et 5 dans les cellules de mémoire 6.
Finalement, on applique un masque de protection 12 pour les zones de cellule, de transistor et de contact profond, et on procède à l'attaque de la deuxième couche de silicium 11 jusqu'à avoir découvert l'oxyde diélectrique 9 interposé entre les deux couches de silicium 11 et 5. On poursuit l'attaque sur l'oxyde diélectrique 9 jusqu'à ce qu'on ait atteint la première couche de silicium 5. A ce stade, la structure est celle de la
figure 8.
Ensuite, par une autre attaque, on enlève la première couche de silicium 5 sur les côtés des régions masquées des zones de cellule et de transistor et, finalement, on enlève l'oxyde de grille 4 sur les côtés desdites régions, de manière à découvrir les zones 13 et 14 destinées à devenir, après un dopage négatif, des zones de source et de drain des cellules de mémoire 6 et des transistors 7. La structure finale, par exemple comportant
trois cellules de mémoire 6 possédant des couches 11 et 5 auto-
alignées, un transitor 7 et un contact profond 8, est représentée
sur la figure 9.
Bien entendu, diverses modifications pourront être apportées par l'homme de l'art au procédé qui vient d'être décrit uniquement à titre d'exemple sans sortir du cadre de l'invention.
Claims (2)
1. Procédé de fabrication de structures intégrées comprenant des cellules de mémoire permanente, munies de couches de silicium auto-alignées, et des transistors associés, comprenant: a) la formation de zones actives sur un substrat de silicium mono- cristallin (1) à l'aide d'un procédé planox; b) la croissance d'une couche d'oxyde de grille (4) sur l'ensemble de La structure de substrat; c) le dépôt d'une première couche de silicium polycristalLin (5) et son dopage; caractérisé en ce qu'il comprend en outre: d) le masquage de la première couche de silicium polycristallin (5) et son enlèvelement sur les côtés des régions destinées à constituer les zones de cellules de mémoire (6) et de transistor (7); e) la croissance d'une couche d'oxyde diélectrique (9); f) l'enlèvement dudit oxyde diélectrique des zones de transistor (7); g) le dépôt d'une deuxième couche de silicium polycristaLlin (11); h) le masquage (12) et l'attaque de La deuxième couche de silicium polycristallin (11) et de l'oxyde diélectrique (9) sous-jacent sur les côtés de zones de cellule (6) et de transistor (7); i) l'attaque consécutive, avec masquage identique (12) de la première couche de silicium polycristallin (5) et de l'oxyde de grille (4) sous-jacent sur les côtés des zones de cellule (6) et de transistor (7), jusqu'à avoir découvert les zones de drain et
de source (14,13).
2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend la formation de zones de contact profond (8),
ladite formation étant obtenue par enlèvement de l'oxyde diéLec-
trique (9) dans les régions destinées à constituer lesdites zones (8) pendant la phase d'enlèvement dudit oxyde diélectrique (9) dans les zones de transistor (7), par dépôt de ladite deuxième couche de silicium polycristallin (11) et par définition des zones de contact au moyen dudit masquage (12) de la deuxième couche de
silicium polycristallin.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8423737A IT1213249B (it) | 1984-11-26 | 1984-11-26 | Processo per la fabbricazione distrutture integrate includenti celle di memoria non volatili con strati di silicio autoallineati ed associati transistori. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2573920A1 true FR2573920A1 (fr) | 1986-05-30 |
| FR2573920B1 FR2573920B1 (fr) | 1988-10-07 |
Family
ID=11209566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8517406A Expired FR2573920B1 (fr) | 1984-11-26 | 1985-11-25 | Procede de fabrication de structures integrees comprenant des cellules de memoire permanente munies de couches de silicium auto-alignees, et des transistors associes a ces cellules |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4719184A (fr) |
| JP (1) | JP2525144B2 (fr) |
| DE (1) | DE3540422C2 (fr) |
| FR (1) | FR2573920B1 (fr) |
| GB (1) | GB2167602B (fr) |
| IT (1) | IT1213249B (fr) |
| NL (1) | NL193394C (fr) |
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| JPS61131488A (ja) | 1986-06-19 |
| JP2525144B2 (ja) | 1996-08-14 |
| GB8526959D0 (en) | 1985-12-04 |
| GB2167602B (en) | 1988-12-07 |
| DE3540422C2 (de) | 2001-04-26 |
| NL8503197A (nl) | 1986-06-16 |
| IT1213249B (it) | 1989-12-14 |
| DE3540422A1 (de) | 1986-05-28 |
| IT8423737A0 (it) | 1984-11-26 |
| NL193394B (nl) | 1999-04-01 |
| GB2167602A (en) | 1986-05-29 |
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