JP2009516363A - スペーサレスｆｅｔ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法 - Google Patents

スペーサレスｆｅｔ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法 Download PDF

Info

Publication number
JP2009516363A
JP2009516363A JP2008539377A JP2008539377A JP2009516363A JP 2009516363 A JP2009516363 A JP 2009516363A JP 2008539377 A JP2008539377 A JP 2008539377A JP 2008539377 A JP2008539377 A JP 2008539377A JP 2009516363 A JP2009516363 A JP 2009516363A
Authority
JP
Japan
Prior art keywords
spacerless
stress
fet
pfet
inducing liner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008539377A
Other languages
English (en)
Other versions
JP4906868B2 (ja
Inventor
ヤン、へイニング
パンダ、シッダールタ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2009516363A publication Critical patent/JP2009516363A/ja
Application granted granted Critical
Publication of JP4906868B2 publication Critical patent/JP4906868B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 スペースレスＦＥＴ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法を提供する。
【解決手段】 歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体及びそれを製造する方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減のための少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴは、ｐＦＥＴ、ｎＦＥＴ又はそれらの組合せとすることができるが、一般に、ｐＦＥＴはｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。少なくとも１つのスペーサレスＦＥＴは、スペーサを有するＦＥＴを含んだ従来技術の構造体よりも、デバイス・チャネルにより接近した応力誘起ライナを設けることを可能にする。スペーサレスＦＥＴは、スペーサレスＦＥＴの下側に侵入しない、対応するシリサイド化ソース／ドレイン拡散コンタクトの抵抗に悪影響を与えることなく達成される。
【選択図】 図１０

Description

本発明は半導体構造体及びその構造体を製造する方法に関する。より具体的には、本発明は、スペーサレスＦＥＴ及び応力誘起ライナにより達成される増加した歪み強化を有する半導体構造体に関する。本発明はまた、スペーサレスＦＥＴ及びデュアル・ライナ法を用いて増加した歪み強化を有する半導体構造体を与える、半導体構造体の製造方法を提供する。
現在の半導体技術において、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、例えばｎＦＥＴ又はｐＦＥＴは、典型的には、単一の結晶配向を有する、Ｓｉのような半導体ウェハ上に製造される。特に、今日の半導体デバイスの大部分は、（１００）結晶配向を有するＳｉ上に作られる。
電子は（１００）Ｓｉ表面配向に対して高い移動度を有することが知られており、また正孔は（１１０）表面配向に対して高い移動度を有することが知られている。即ち、（１００）Ｓｉ上の正孔移動度の値は、この結晶配向に対して対応する電子移動度よりも大よそ２倍〜４倍低い。この相違を補償するために、ｐＦＥＴは普通、プル・アップ電流をｎＦＥＴのプル・ダウン電流に対してバランスさせるように、より大きな幅で設計して、均一な回路スイッチングを達成する。
一方、（１１０）Ｓｉ上の正孔移動度は、（１００）Ｓｉ上より２倍高く、それ故に、（１１０）表面上に形成されるｐＦＥＴは、（１００）表面上に形成されるｐＦＥＴよりも著しく高い駆動電流を示すことになる。残念なことに、（１１０）Ｓｉ表面上の電子移動度は、（１００）Ｓｉ表面と比較すると、著しく低下する。
上述のことから推論できるように、（１１０）Ｓｉ表面は、優れた正孔移動度のためにｐＦＥＴデバイスには最適であるが、この結晶配向は、ｎＦＥＴデバイスには完く不適切である。その代りに、（１００）Ｓｉ表面は、その結晶配向が電子移動度に有利であるので、ｎＦＥＴデバイスに対して最適である。
異なる結晶学的配向をもつ平面を有するハイブリッド配向基板が、最近開発された。例えば、２００３年６月２３日に提出された特許文献１、及び２００３年１０月２９日に提出された特許文献２を参照されたい。さらに、ハイブリッド配向の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、最近、９０ｎｍの技術ノードにおいて著しく高い回路性能を示している。上述のように、電子移動度及び正孔移動度は、（１００）表面上にｎＦＥＴを、そして（１１０）表面上にｐＦＥＴを配置することによって、独立に最適化することができる。
異なる結晶配向の平面を有するハイブリッド配向基板はキャリア移動度を増加させることができるが、デバイスが縮小されるに連れて性能のスケール調整を維持するためにさらなる改善が必要とされる。
キャリア移動度を増大させるための別の方法は、応力をＭＯＳＦＥＴのチャネルに導入することである。応力は、例えば、基板上及びゲート領域の周囲に応力誘起ライナを形成することを含んだ、幾つかの方法によって単一結晶配向の基板に導入することができる。９０ｎｍノード内の現在の技術において、ｎＦＥＴ及びｐＦＥＴに対する歪み強化はデュアル窒化物ライナ法を用いて達成される。この方法においては、引張応力の窒化物ライナがｎＦＥＴの周りに形成され、圧縮応力の窒化物ライナがｐＦＥＴの周りに形成される。
ｐＦＥＴ及びｎＦＥＴデバイスの両方において応力印加チャネルを達成するために、２つの異なる型の応力印加ライナを用いることに加えて、例えば、抵抗及び閾値電圧ロール・オフのような最適のデバイス・パラメータを達成するために、ｐＦＥＴスペーサは普通、ｎＦＥＴスペーサよりも遥かに幅広とする。より幅広のｐＦＥＴスペーサを用いる場合には、ｐＦＥＴチャネルへの圧縮窒化膜の距離が増加し、従って、ｐＦＥＴデバイス上には減少した歪み強化が存在する。さらに、より幅広のスペーサは、２つの接近して配置されるｐＦＥＴデバイスの間のスペースを減少させて、ＰＦＥＴの上に形成される相互接続誘電体（ＩＬＤ）内に酸化物のボイドを引き起こす。ＩＬＤのボイドは、後で、金属コンタクト形成の間に金属で充填されて、コンタクトを短縮する可能性のある金属ストリンガを形成する。
米国特許出願第１０／２５０，２４１号 米国特許出願第１０／６９６，６３４号
上述のことを考慮すると、ｐＦＥＴデバイスに対してより幅広のスペーサを用いることの問題のない、歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体を提供する必要性が依然として存在する。
本発明は、歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体及びそれを製造する方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減に関する少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴはｐＦＥＴ、ｎＦＥＴ又はそれらの組合せとすることができるが、ｐＦＥＴは一般にｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。
「スペーサレス」は、普通ソース／ドレイン拡散領域を形成するのに用いられる幅広の外側のスペーサが、完全に除去されるか、或いは、遥かに狭いスペーサで置き換えられることを意味する。「幅広のスペーサ」という用語は、下の層、即ち、基板又はゲート誘電体との界面を形成する底部分にそって、約２０ｎｍ又はそれ以上の幅を有するスペーサを意味する。
本発明によれば、幅広の外側のスペーサを完全に除去するか、或いは、そのようなスペーサの幅を著しく削減することによって、応力誘起ライナがデバイス・チャネルに対して顕著に接近して（およそ３０ｎｍ又はそれ以下の程度に）配置される半導体構造体が提供される。従って、改善されたデバイス速度を与える強い歪み強化が達成される。本発明は、ＦＥＴデバイスのソース／ドレイン拡散領域の上に存在するシリサイド・コンタクトの抵抗に悪影響を与えることなく、歪み強化を達成する。従来技術の加工においては、応力誘起ライナがデュアル応力ライナ法においてＦＥＴデバイス領域のうちの１つから除去されるとき、ソース／ドレイン拡散領域の上のシリサイド・コンタクトの抵抗が悪影響を受ける（即ち、抵抗増加）。
本発明においては、ＦＥＴデバイス領域のうちの１つから応力誘起ライナを除去する過程の間に増加したシリサイド・コンタクトの抵抗を減少させるために、再結晶させるアニール・ステップを用いる。シリサイド・コンタクトの抵抗増加は、ＦＥＴデバイス領域のうちの１つからの応力誘起ライナの除去の間に引き起こされるアルファモス化による損傷の結果である。上述のことに加えて、歪み強化を有する半導体構造体が達成されると同時に、ネスト化されたＦＥＴ領域における隣接するコンタクトの間の金属ストリンガの形成が防止される。
これら及び他の利点は、付加的なマスキング・ステップ、又は、ＣＭＯＳプロセスを再設計する必要なしに達成される。従って、本発明は、歪み強化ＦＥＴデバイス領域を有する半導体構造体を製造するための費用効率が高い方法を提供する。
概略すると、本発明は、半導体構造体であって、
半導体基板の表面上に配置され、絶縁領域によって互いに分離された、少なくとも１つのｐＦＥＴ及び少なくとも１つのｎＦＥＴであって、そのｎＦＥＴ又はそのｐＦＥＴの少なくとも１つはスペーサレスＦＥＴであり、各々のＦＥＴはチャネル領域を含む、少なくとも１つのｐＦＥＴ及び少なくとも１つのｎＦＥＴと、
前記のスペーサレスＦＥＴのソース／ドレイン拡散領域の上に配置される再結晶化シリサイド・コンタクトであって、前記のスペーサレスＦＥＴの側壁の下に侵入しない、前記の再結晶化シリサイド・コンタクトと、
前記の少なくとも１つのｐＦＥＴの周りに配置される圧縮応力誘起ライナ及び前記の少なくとも１つのｎＦＥＴの周りに配置される引張応力誘起ライナであって、前記のスペーサレスＦＥＴの周りの少なくとも１つの応力誘起ライナは対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、圧縮応力誘起ライナ及び引張応力誘起ライナと
を備える半導体構造体を提供する。
好ましい実施形態においては、スペーサレスＦＥＴはｐＦＥＴであり、圧縮応力誘起ライナはスペーサレスｐＦＥＴのチャネル領域に接近して配置される。
上述の半導体構造体に加えて、本発明はまた、そのような構造体を製造する方法を提供する。１つの実施形態において、ｐＦＥＴかｎＦＥＴのいずれかがスペーサレスに作られるが、本発明の方法は、
少なくとも１つのｎＦＥＴ及び少なくとも１つのｐＦＥＴを含んだ構造体の上に、第１応力誘起ライナとその上を覆うハード・マスクとを形成するステップであって、前記の第１応力誘起ライナは第１の応力型を有し、各々のＦＥＴはデバイス・チャネル、幅広の外側スペーサ及びシリサイド化ソース／ドレイン拡散コンタクトを含む、ステップと
前記のｎＦＥＴ又はｐＦＥＴのうちの１つから、前記の上を覆うハード・マスク、前記の第１応力誘起ライナ、及び前記の幅広の外側スペーサの全部又は一部分を選択的に除去して少なくとも１つのスペーサレスＦＥＴを形成するステップであって、前記の第１応力誘起ライナ及び前記の幅広のスペーサを除去する間に前記の少なくとも１つのスペーサレスＦＥＴの前記のシリサイド化ソース／ドレイン拡散コンタクトがアモルファス化される、ステップと、
前記の構造体をアニールして、前記の少なくとも１つのスペーサレスＦＥＴの前記のアモルファス化されたシリサイド化ソース／ドレイン拡散コンタクトを再結晶化するステップと、
前記の第１応力型とは異なる第２応力型の第２応力誘起ライナを前記の少なくとも１つのスペーサレスＦＥＴに対して選択的に設けるステップであって、前記の第２応力誘起ライナは少なくとも１つのスペーサレスＦＥＴのチャネル領域から３０ｎｍ又はそれ以内に配置される、ステップと
を含む。
好ましい実施形態においては、前記の少なくとも１つのスペーサレスＦＥＴはｐＦＥＴであり、前記の第１応力誘起ライナは引張歪みを誘起するものであり、前記の第２応力誘起ライナは圧縮歪みを誘起するものである。
別の実施形態においては、ｐＦＥＴ及びｎＦＥＴの両方はスペーサレスに作られるが、本発明の方法は、
少なくとも１つのスペーサレスｎＦＥＴと少なくとも１つのスペーサレスｐＦＥＴを含む構造体の上に第１応力誘起ライナ及びその上を覆うハード・マスクを形成するステップであって、前記の第１応力誘起ライナは第１応力型を有し、各々のＦＥＴはデバイス・チャネル及びシリサイド化ソース／ドレイン拡散コンタクトを含む、ステップと、
前記のｎＦＥＴ又はｐＦＥＴのうちの１つから、前記の上を覆うハード・マスク及び前記の第１応力誘起ライナを選択的に除去するステップであって、前記の第１応力誘起ライナを前記のＦＥＴのうち１つから除去する間に、対応するシリサイド化ソース／ドレイン拡散コンタクトがアモルファス化される、ステップと、
前記の構造体をアニールして前記のアモルファス化されたシリサイド化ソース／ドレイン拡散コンタクトを再結晶化するステップと、
前記の第１応力型とは異なる第２応力型の第２応力誘起ライナを、第１応力誘起ライナが以前に除去されたスペーサレスＦＥＴにたいして選択的に設けるステップであって、前記の第１及び第２応力誘起ライナは、各々のスペーサレスＦＥＴの対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、ステップと
を含む。
本発明は、ＦＥＴデバイスの歪み強化を増加させる構造体及び方法を提供するものであるが、ここで、以下の考察及び本願に添付の図面を参照してより詳細に説明する。本願の図面は例示の目的のために提供されるもので、一定の尺度で描かれてはいないことに注意されたい。
本発明は、ここで、歪み強化がスペーサレスｐＦＥＴを用いて達成される好ましい実施形態に関連して説明する。スペーサレスｐＦＥＴが以下で説明され示されるが、本願はまた、スペーサレスｎＦＥＴを単独で、あるいは、スペーサレスｐＦＥＴと併せて使用する場合も企図している。スペーサレスｎＦＥＴのみを使用するときは、加工順序を変更して、圧縮応力誘起ライナを初めに形成し、ｎＦＥＴ領域から除去し、その後、幅広のスペーサをｎＦＥＴデバイスから除去するようにする。スペーサレスｎＦＥＴ及びｐＦＥＴを形成するときは、幅広のスペーサは、シリサイド形成の後、且つ第１応力誘起ライナの形成の前に除去する。
図１は、本発明に用いられる初めの構造体１０を示す。初めの構造体１０は、基板１２の表面上に配置された少なくとも１つのｐＦＥＴ１４Ａ及び少なくとも１つのｎＦＥＴ１４Ｂを含む半導体基板１２を含む。異なる導電性のＦＥＴ、即ちｐＦＥＴ及びｎＦＥＴは、絶縁領域１６により互いに分離される。ＦＥＴの各々は、ゲート誘電体１８、ゲート導体２０、随意の内側スペーサ（又は保護層）２２、及び外側スペーサ２４を含む。シリサイド・コンタクト２６は、半導体基板１２内のソース／ドレイン拡散が存在することになる領域に示されている。シリサイド・コンタクト２８は、ゲート導体がＳｉ含有材料からなる場合に、ゲート導体の上に随意に配置することができる。
図１に示した初めの構造体は、当技術分野では周知の材料から構成される。さらに、ＦＥＴ、絶縁領域及びシリサイド・コンタクトはまた、当技術分野で周知の従来技術を利用して形成することができる。例えば、ＦＥＴは、種々の材料層の堆積、並びに、リソグラフィ及びエッチングによるパターン付けによって形成することができる。代替的に、ＦＥＴを形成するのに置換ゲート・プロセスを用いることができる。
初めの構造体１０の半導体基板１２は、半導体・オン・インシュレータ（図示されるような）、又はバルク半導体とすることができる。半導体基板１２は、歪み型、無歪み型、或いは、歪み及び無歪みの領域を含んだものとすることができる。半導体基板１２は、単一の結晶配向を有することができるが、或いは、異なる結晶配向の領域を有するハイブリッド基板とすることができる。ハイブリッド基板を用いるときは、ｎＦＥＴ及びｐＦＥＴは、特定のデバイスに対して強化されたデバイス性能を与える結晶配向を有する領域に製造される。例えば、ｎＦＥＴは（１００）表面上に形成され、一方、ｐＦＥＴは（１１０）表面上に形成されることになる。
図示された特定の実施形態において、半導体・オン・インシュレータは、埋め込み絶縁層１２Ｂによって完全に又は部分的に分離される上部半導体層１２Ｃ及び底部半導体層１２Ａを含む。上部及び低部半導体層は、同じ又は異なる半導体材料を含むことができるが、同じ半導体材料が非常に好ましい。埋め込み絶縁層１２Ｂは、結晶又は非結晶の酸化物、窒化物又は酸窒化物とすることができる。半導体・オン・インシュレータ基板は、従来の層転写プロセスによって、或いは、ＳＩＭＯＸと呼ばれるイオン注入及びアニール・プロセスによって形成することができる。
「半導体材料又は層」という用語は、ここでは、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに、他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体を含む、半導体特性を示す任意の材料を示すのに使用する。基板の半導体材料は、Ｓｉ含有半導体であることが好ましく、Ｓｉ又はＳｉＧｅが非常に好ましい。
半導体基板１２はまた、第１ドープ（ｎ又はｐ）領域、及び第２ドープ（ｎ又はｐ）領域を含むことができる。明確にするために、ドープ領域は、本願の図面においては、特に符号付けはしていない。第１ドープ領域及び第２ドープ領域は、同じものとすることができるが、或いは、異なる導電性及び／又はドープ濃度を有することができる。これらのドープ領域は「ウェル」として知られている。
半導体基板１２を準備した後で、絶縁領域１６を当技術分野で周知の従来の技術を利用して基板内に形成する。例えば、絶縁領域１６がトレンチ分離領域である場合には、従来のトレンチ分離プロセスを用いることができる。これは、例えば、リソグラフィ及びエッチングによってトレンチを基板内に形成するステップと、例えば、ＴｉＮ又はＴａＮのようなトレンチ・ライナでトレンチを随意に充填するステップと、次に、酸化物のようなトレンチ誘電体でトレンチを充填するステップとを含む。充填ステップは、高密度プラズマ堆積酸化物、又はＴＥＯＳのような酸素前駆体から形成される酸化物を含むことができる。随意の緻密化ステップ及び／又は平坦化ステップをトレンチ充填の後に続けることができる。フィールド絶縁領域を絶縁領域１６として用いる場合には、それを形成するのに従来のシリコン局所酸化（ＬＯＣＯＳ）プロセスを用いることができる。
図１において、絶縁領域１６は下方の埋め込み絶縁層１２Ｂの表面にまで延びるトレンチ分離領域である。このような実施形態が示され説明されるが、本発明はまた、絶縁領域１６に関して他の深さも企図している。例えば、絶縁領域１６は、埋め込み絶縁層１２Ｂの上方までの深さ、埋め込み絶縁層１２Ｂ内部までの深さ、又は半導体・オン・インシュレータ基板の下部半導体層１２Ａ内部までの深さを有することができる。
上述のように、異なる導電性を有するＦＥＴの各々はゲート誘電体１８を含む。ｎＦＥＴ領域におけるゲート誘電体１８は、ｐＦＥＴ領域にあるものと同じ又は異なるものとすることができるが、同じであることが好ましい。ゲート誘電体１８は、例えば、酸化、窒化又は酸窒化のような熱成長プロセスによって形成することができる。代替的には、ゲート誘電体１８は、例えば、化学気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積、又は、他の同様の堆積プロセスなどの堆積プロセスによって形成することができる。ゲート誘電体１８はまた、上述のプロセスの任意の組合せを利用して形成することもできる。
ゲート誘電体１８は、それらに限定はされないが、酸化物、窒化物、酸窒化物、及び／又は金属シリケートと窒化金属シリケートを含んだシリケートを含む絶縁材料からなり、多層ゲート誘電体もまた企図されている。１つの実施形態において、ゲート誘電体１８は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、及びそれらの混合物などの酸化物を含むことが好ましい。
ゲート誘電体１８の物理的厚さは変えることができるが、典型的には、ゲート誘電体１８は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約０．５ｎｍから約３ｎｍまでの厚さがより典型的である。ゲート誘電体１８を形成した後、図１に示すゲート導体２０になるポリシリコン若しくは他のゲート導体材料又はそれらの組合せを、例えば、物理気相堆積、ＣＶＤ又は蒸着のような既知の堆積法を利用して、ゲート誘電体１８の上に形成する。ゲート導体２０はドープ型又は非ドープ型とすることができる。ドープ型の場合には、それを形成するのにイン・サイチュ（ｉｎ ｓｉｔｕ）ドーピング堆積法を用いることができる。或いは、ドープ型ゲート導体２０は、堆積、イオン注入及びアニールによって形成することができる。ゲート導体２０のドーピングは、形成されるゲートの仕事関数を変えることになる。ドーパント・イオンの例証的な実施例には、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌ、又はそれらの混合物が含まれる。イオン注入の典型的なドーズ量は、１Ｅ１４（＝１×１０１４）ａｔｏｍ／ｃｍ２から１Ｅ１６（＝１×１０１６）ａｔｏｍ／ｃｍ２までであり、或いはより典型的には、１Ｅ１５ａｔｏｍ／ｃｍ２から５Ｅ１５ａｔｏｍ／ｃｍ２までである。本発明のこの段階で堆積させるゲート導体２０の厚さ、即ち、高さは、用いる堆積法に応じて変えることができる。典型的には、ゲート導体２０は、約２０ｎｍから約１８０ｎｍまでの垂直方向の厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さがより典型的である。
ゲート導体２０は、ＣＭＯＳ構造体のゲート電極として普通に用いられる任意の導電性材料を含むことができる。ゲート導体２０として使用できるこのような導電性材料の例証的な実施例には、ポリシリコン、金属又は合金、シリサイド、導電性窒化物、ポリＳｉＧｅ、及びそれらの多層を含んだ組合せが含まれるが、それらに限定されない。各デバイス領域（即ち、ｎＦＥＴ及びｐＦＥＴ）内のゲート導体２０は同じ又は異なる導電性材料を含むことができるが、同じ導電性材料が好ましい。幾つかの実施形態において、ゲート導体の多層の間にバリア層を形成することが可能である。
本発明のこの段階で、随意の誘電体キャップ（図示せず）がゲート導体２０の上に存在することができる。普通、酸化物又は窒化物を含む随意の誘電体キャップは、普通はソース／ドレイン拡散領域をシリサイド化する前又はその直後に除去される。
随意の内側スペーサ２２は、ゲート導体２０の各々の少なくとも側壁上に存在することができる。随意の内側スペーサ２２は、熱的方法によって形成できる保護層である。典型的には、随意の内側スペーサ２２は、酸化物、窒化物又は酸窒化物であり、約５ｎｍから約１５ｎｍまでの厚さを有する。存在する場合には、随意の内側スペーサ２２はまた、典型的にはゲート誘電体１８の側壁上、及び半導体基板１２の露出した表面上に存在する。
各ＦＥＴはまた、幅広の外側スペーサ２４を含む。幅広の外側スペーサ２４は、酸化物、窒化物、酸窒化物及び／又はそれらの任意の組合せなどの絶縁体を含む。酸化物の内側スペーサ２２を形成し、そして窒化物の外側スペーサ２４を形成することが好ましい。幅広の外側スペーサ２４は堆積及びエッチングによって形成する。
外側スペーサ２４の幅は、ソース及びドレインのシリサイド・コンタクト（次に形成される）がゲート・スタックの各々の縁部の下に侵入しないように十分に幅広い必要がある。また、外側スペーサ２４の幅は、深いソース／ドレイン・インプラントがまた、チャネル領域に著しく侵入して短チャネル効果を引き起こさないように、十分に幅広い必要がある。典型的には、幅広のスペーサ２６が、底部で計測して約２０ｎｍ又はそれ以上の幅を有する場合には、ソース／ドレイン・シリサイドはゲート・スタックの縁部の下には侵入しない。
ソース／ドレイン拡散領域（具体的には図示せず）は、典型的には、半導体基板１２内のＦＥＴの各々のフットプリントに存在する。ソース／ドレイン拡散領域は、イオン注入及びアニール・ステップを用いて形成する。アニール・ステップは、前の注入ステップによって注入されたドーパントを活性化する働きをする。イオン注入及びアニールの条件は、当業者には周知である。本発明において、「ソース／ドレイン拡散領域」という語句は、拡張領域、ハロー領域及び深いソース／ドレイン領域を含む。
本発明の幾つかの実施形態において、基板がシリコンを含まない場合には、Ｓｉ含有層を、基板の露出部分の上に形成してシリサイド・コンタクトを形成するためのソースを設けることができる。使用できるＳｉ含有材料の例証的な実施例には、例えば、Ｓｉ、単結晶Ｓｉ、多結晶Ｓｉ、ＳｉＧｅ及びアモルファスＳｉが含まれる。本発明のこの実施形態は、図面には示されていない。
各々のＦＥＴ領域を形成した後、当該技術分野において周知の標準的なサリサイド化法を用いてシリサイド・コンタクトを形成する。これは、構造体全体の上のＳｉと反応できる金属を形成するステップと、金属の上に酸素バリア層を形成するステップと、構造体を加熱してシリサイドを形成するステップと、未反応金属及び酸素バリア層を除去するステップと、必要であれば、第２の加熱ステップを実施するステップとを含む。第２の加熱ステップは、第１の加熱ステップがシリサイドの最低抵抗相を形成しない場合に必要となる。図１において、参照番号２６はソース／ドレイン拡散領域上のシリサイド化コンタクトを示す。ゲート導体２０がポリシリコン又はＳｉＧｅを含む場合には、本発明のこのステップは、Ｓｉ含有ゲート導体上にシリサイド・コンタクトを形成するのに用いることができる。図１において、参照番号２８は、ゲート導体２０上に配置されるシリサイド化コンタクトを明示するのに用いられている。
図２は、第１の応力誘起ライナ３０及びハード・マスク３２を形成した後の構造体を示す。第１応力誘起ライナ３０は、圧縮応力又は引張応力を誘起するものとすることができる。図示した実施形態では、第１応力誘起ライナ３０は引張応力を誘起するものである。第１応力誘起ライナ３０は、デバイス・チャネル内に応力を導入することができる任意の材料とすることができる。このような応力誘起材料の例は、Ｓｉ３Ｎ４、ＳｉＣ、シリコン酸窒化物及び他の類似の材料を含むが、それらに限定されない。典型的には、第１応力誘起ライナ３０はＳｉ３Ｎ４からなる。第１応力誘起ライナ３０は、例えば、低圧ＣＶＤ、プラズマ強化ＣＶＤ、瞬時熱ＣＶＤ、ＢＴＢＡＳベース（アンモニアと反応するＣ８Ｈ２２Ｎ２Ｓｉ）のＣＶＤを含む、種々の化学気相堆積（ＣＶＤ）法を利用して形成することができるが、ここでＢＴＢＡＳは、ＣＶＤ用途のための最新の有機金属前駆体である。応力の型は、前駆体及び堆積条件を変更することによって制御する。このような変更は、当業者の知識により十分可能である。第１応力誘起ライナ３０は、約２０ｎｍから約１５０ｎｍまでの堆積厚を有し、約３０ｎｍから約１００ｎｍまでの堆積厚がより典型的である。
次に、ハード・マスク３２を、例えば、ＣＶＤ、ＰＥＣＶＤ、化学溶液堆積及び蒸着のような従来の堆積法を利用して第１応力誘起ライナ３０の上に形成する。ハード・マスク３２は、典型的には、例えばＳｉＯ２のような酸化物からなる。普通、酸化物ハード・マスクを用いるが、本発明はまた、酸窒化ハード・マスクを同様に用いることを企図している。ハード・マスク３２の厚さは、用いる材料の型、及びそれを形成するのに用いる堆積法に応じて変えることができる。典型的には、ハード・マスク３２は約５ｎｍから４０ｎｍまでの堆積厚を有し、約１０ｎｍから約２５ｎｍまでの堆積厚がさらにより典型的である。
図３は、図２に示した構造体上の少なくとも１つのＦＥＴデバイス領域を保護する第１のパターン付けされたフォトレジスト３４を形成した後の構造体を示す。図示した特定の実施形態においては、第１のパターン付けされたフォトレジスト３４は、ｎＦＥＴデバイスを含む領域の上に配置されている。第１のパターン付けされたフォトレジスト３４は、堆積（例えば、ＣＶＤ、ＰＥＣＶＤ、スピン・オン・コーティングなど）及びリソグラフィによって形成する。図３に示すように、ハード・マスク３２は、ｐＦＥＴデバイスを含む領域に配置されるが、第１のパターン付けされたフォトレジスト３４によっては保護されない。
図４は、ｐＦＥＴデバイスを含む領域からハード・マスク３２を除去し、ｎＦＥＴデバイスを含む領域の上から第１のパターン付けされたフォトレジスト３４を剥離した後に形成される構造体を示す。ｐＦＥＴデバイスの上に位置する露出したハード・マスク３２は、ハード・マスク材料を選択的に除去し、下層の第１応力誘起ライナ３０の上で停止するエッチング・プロセスを利用して除去する。ハード・マスク３２が酸化物からなる場合には、ＣＦ４化学剤を用いてｐＦＥＴデバイスの上から露出したハード・マスク３２を選択的に除去することができる。次に、第１のパターン付けされたフォトレジスト３４を、当技術分野において周知の従来のレジスト剥離法を用いて剥離する。
図４に示す構造体を形成した後、次に、ｐＦＥＴデバイスの上に位置する露出した第１応力誘起ライナ３０を、パターン付けされたマスクとしてｎＦＥＴデバイスの上にある残留酸化物ハード・マスク３２を用いて除去する。結果として生じる構造体を、例えば図５に示す。露出した応力誘起ライナ３０は、ハード・マスク３２によって保護されていない応力誘起ライナを構造体から選択的に除去するエッチング・プロセスを用いて除去する。窒化物応力誘起ライナを用いる場合、且つ、酸化物ハード・マスクを用いる場合には、ＣＨ２Ｆ２、ＣＨＦ３、ＣＨ３Ｆ、及びＯ２の化学剤を用いて、ｐＦＥＴデバイスを含む領域の上から露出した第１応力誘起ライナ３０を選択的に除去することができる。
本発明のこのステップの間、ソース／ドレイン拡散領域の少なくとも上に位置するシリサイド・コンタクト２６は損傷を受け、いくつかの損傷はまた、シリサイド・コンタクト２８の内部でも同様に発生する可能性があることに注意されたい。「損傷を受ける」は、シリサイド・コンタクトの少なくとも多少の部分、特に、表面領域が、アモルファス化されてコンタクトの抵抗を初めの値から初めの値よりも大きな第２の値までコンタクトの抵抗を増加させることを意味する。シリサイド・コンタクトの約２０％から約１５０％までの抵抗増加が、第１応力誘起ライナ３０をｐＦＥＴデバイスを含む領域から除去するときに生じる可能性がある（第１応力誘起ライナをｎＦＥＴデバイスを含む領域から除去するときに類似した抵抗増加値が生じる）。本発明のこの段階で、幅広の外側スペーサ２４は、ｐＦＥＴデバイスを含む領域から完全に除去され（図６参照）、或いはｐＦＥＴデバイスを含む領域から部分的に除去される（図７参照）。幅広の外側スペーサ２４が部分的に除去されるときには、残った外側スペーサ２４’は当初の幅より遥かに小さな幅を有する。典型的には、残留外側スペーサ２４’は約５ｎｍから約２０ｎｍまでの幅を有する。幅広の外側スペーサ２４は、外側スペーサ２４の材料を選択的に除去するエッチング・ステップを用いて、完全に又は部分的に除去する。時限エッチング・プロセスを用いて、幅広の外側スペーサ２４を部分的に除去することができる。普通、外側スペーサ２４が窒化物からなる場合には、ＣＨ２Ｆ２、ＣＨＦ３、ＣＨ３Ｆ、又はＯ２の化学剤を用いて外側スペーサ材料を完全に又は部分的に除去する。
同様に、本発明のこのステップの間に、少なくともソース／ドレイン拡散領域上のシリサイド・コンタクトに、さらにより多くの損傷が発生することに注意されたい。幅広の外側スペーサ２４の完全又は部分的な除去は「スペーサレスＦＥＴ」を形成する。
「スペーサレス」ｐＦＥＴデバイス領域を形成した後、アニール・プロセスを実行して、第１応力誘起ライナ３０及び幅広の外側スペーサ２４を構造体から除去することにより生じた損傷を修復する。具体的には、アニールを実行して、シリサイドのアモルファス部分を再結晶化させ、その結果、再結晶化したシリサイド２６’が、損傷を受ける前の抵抗範囲内にある抵抗を有するようにする（図８参照。この図面及び残りの図面では、幅広の外側スペーサ２４の全体がｐＦＥＴから除去されたものと想定している）。再結晶化シリサイド２６’の形成をもたらすアニールは、約３５０℃又はそれ以上の温度で実行するが、約５５０℃又はそれ以上の温度が好ましい。正確なアニール温度はシリサイドの材料に依存する。例えば、ＮｉＳｉに対しては３５０℃のアニールを用いることができ、一方、ＣｏＳｉ２に対しては７００℃のアニールを用いることができる。シリサイド再結晶化アニールは、瞬時熱アニール、炉アニール、レーザ・アニール、マイクロ波アニール、又はスパイク・アニールを利用して実行することができる。アニールは、典型的には、例えば、Ｈｅ、Ａｒ、Ｎ２又はそれらの混合物などの不活性雰囲気中において実行する。このアニールはまた、ゲート導体２０の上のシリサイド・コンタクトを再結晶化させることができる。この再結晶化シリサイドは図８において２８’と符号付けされている。
再結晶化シリサイド２６’を示すのに加えて、図８はまた、構造体上に第２応力誘起ライナ３６を形成した後の構造体を示す。第２応力誘起ライナ３６は、第１応力誘起ライナ３０と同じ又は異なる材料を含むことができるが、第１応力誘起ライナ３０とは反対の応力型のものである。図示した特定の実施形態においては、第２応力誘起ライナ３６は、圧縮応力を誘起するものである。第１応力誘起ライナ３０を形成するのに用いた材料及び堆積プロセスはまた、第２応力誘起ライナ３６を形成するのに用いることができる。第２応力誘起ライナ３６は、典型的には、Ｓｉ３Ｎ４からなる。
図８において、ｎＦＥＴデバイスの周りに存在する第１応力誘起ライナ３０は引張応力を誘起するものであり、一方、ｐＦＥＴの周りに存在する第２応力誘起ライナ３６は圧縮応力を誘起するものである。「スペーサレス」ｐＦＥＴを用いるので、第２応力誘起ライナ３６は、ｎＦＥＴデバイスを含む領域における第１応力誘起ライナ３０よりも、デバイス・チャネル２９により接近して配置されることに注意されたい。デバイス・チャネル２９はゲート導体２０の下方の半導体領域である。従って、第２応力誘起ライナ３６がｐＦＥＴデバイス・チャネルにより接近するために、より強い歪み強化がｐＦＥＴデバイス・チャネルに与えられる。「より接近する」は、第２応力誘起ライナ３６がデバイス・チャネル２９から約３０ｎｍ又はそれ以内に配置されることを意味する。
図９は、ｎＦＥＴデバイスを含む領域から第２応力誘起ライナ３６を選択的に除去した後の構造体を示す。この選択的な除去は、初めにｐＦＥＴデバイスを含む領域の上に第２のパターンを付けされたフォトレジスト３８を設け、次に露出した第２応力誘起ライナ３６を、残留ハード・マスク３２の上で止めるようにエッチングすることによって達成する。
図１０は、図９に示した構造体の上にコンタクト開口部を有する相互接続誘電体４０を形成し、次に、コンタクト開口部を導電性材料４２で充填した後に形成される構造体を示す。相互接続誘電体４０は、相互接続技術に用いられる任意の有機又は無機誘電体を含む。典型的には、相互接続誘電体４０はＳｉＯ２、有機シリケートガラス、ポリ（アリーレン）エーテル、シロキサン、シルセスキオキサン又はそれらの多層から構成される。相互接続誘電体は、例えば、ＣＶＤ、ＰＥＣＶＤ、スピン・オン・コーティングのような従来の堆積法によって形成し、コンタクト開口部はリソグラフィ及びエッチングによって形成する。導電性材料４２は、導電性の金属、合金、金属シリサイド、金属窒化物又はドープ・ポリシリコンを含むことができる。スパッタリング、メッキ、蒸着、ＣＶＤ、ＰＥＣＶＤ及び他の類似の堆積法を用いて、導電性材料４２を形成することができる。平坦化プロセスは導電体充填ステップの後に実施することができる。
要約すると、本発明は、歪み強化をｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成する半導体構造及びその製造方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減のための少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴは、ｐＦＥＴ、ｎＦＥＴ、又はそれらの組合せとすることができるが、一般にｐＦＥＴはｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。
上述の幅広のスペーサの除去は、幅広のスペーサが依然として存在する場合よりも、デバイス・チャネルにより接近するように、適切な応力型のライナを形成することを可能にする。通常の状況下では、シリサイドは、幅広のスペーサを除去するときに従来技術においてはひどく損傷を受ける。この損傷を軽減するため、そしてシリサイドの抵抗をほぼその当初の抵抗値に戻すために、アニールを実行する。このアニールを行わなければ、シリサイドの抵抗が通常の動作条件より高いので、そのデバイスは実用的ではないことになる。また、金属ストリンガの問題は、本発明においては、ＦＥＴの間の増加した間隔により改善される。
本発明は、イオンを注入し、シリサイドを形成した後に、スペーサを除去するので、通常の注入方式を変更することなく実施することができることに注意されたい。スペーサの除去又は減少、及び、再結晶化アニール・プロセスにより、本発明の構造体を用いて改善されたデバイス速度が得られることを、データが示している。さらに、金属ストリンガ欠陥の削減により向上した製品歩留まりを達成することができる。
本発明は、その好ましい実施形態に関して特に示され説明されているが、形態及び詳細における前述及び他の変更を、本発明の範囲及び趣旨から逸脱することなく施すことができることが、当業者により理解されるであろう。従って、本発明は説明され示された通りの形態及び詳細に限定はされず、添付の特許請求の範囲に含まれることが意図されている。
本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。 本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。 本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。 本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。 本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。 本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。 本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。 本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。 本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。 本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
符号の説明
１０：初めの構造体
１２：半導体基板
１２Ａ：底部半導体層
１２Ｂ：埋め込み絶縁層
１２Ｃ：上部半導体層
１４Ａ：ｐＦＥＴ
１４Ｂ：ｎＦＥＴ
１６：絶縁領域
１８：ゲート誘電体
２０：ゲート導体
２２：内側スペーサ
２４：外側スペーサ
２６、２８：シリサイド・コンタクト
２６’、２８’：再結晶化シリサイド
２９：デバイス・チャネル
３０：第１応力誘起ライナ
３２：ハード・マスク
３４：第１のパターン付けされたフォトレジスト
３６：第２応力誘起ライナ
３８：第２のパターン付けされたフォトレジスト
４０：相互接続誘電体
４２：導電性材料

Claims (25)

  1. 半導体構造体であって、
    半導体基板の表面上に配置され、絶縁領域によって互いに分離される、少なくとも１つのｐＦＥＴ及び少なくとも１つのｎＦＥＴであって、前記ｎＦＥＴ又は前記ｐＦＥＴの少なくとも１つはスペーサレスＦＥＴであり、各ＦＥＴはチャネル領域を含む、少なくとも１つのｐＦＥＴ及び少なくとも１つのｎＦＥＴと、
    前記スペーサレスＦＥＴのソース／ドレイン拡散領域の上に配置される再結晶化シリサイド・コンタクトであって、前記スペーサレスＦＥＴの側壁の下に侵入しない前記再結晶化シリサイド・コンタクトと、
    前記少なくとも１つのｐＦＥＴの周りに配置される圧縮応力誘起ライナ及び前記少なくとも１つのｎＦＥＴの周りに配置される引張応力誘起ライナであって、前記スペーサレスＦＥＴの周りの少なくとも１つの応力誘起ライナは、対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、前記圧縮及び引張応力誘起ライナと
    を備える半導体構造体。
  2. 前記半導体基板は、半導体・オン・インシュレータ基板又はバルク基板である、請求項１に記載の半導体構造体。
  3. 前記少なくとも１つのスペーサレスＦＥＴはスペーサレスｐＦＥＴである、請求項１に記載の半導体構造体。
  4. 前記少なくとも１つのスペーサレスＦＥＴは、スペーサレスｎＦＥＴ及びスペーサレスｐＦＥＴである、請求項１に記載の半導体構造体。
  5. 前記少なくとも１つのスペーサレスＦＥＴは、幅広の外側スペーサをもたない、請求項１に記載の半導体構造体。
  6. 前記少なくとも１つのスペーサレスＦＥＴは、５ｎｍから２０ｎｍまでの幅を有する狭い外側スペーサを含む、請求項１に記載の半導体構造体。
  7. 前記各ＦＥＴは、ゲート誘電体の上に配置されるゲート導体を含む、請求項１に記載の半導体構造体。
  8. 前記ゲート導体は、ポリＳｉ、ポリＳｉＧｅ、金属、金属窒化物、金属シリサイド又はそれらの多層を含む、請求項７に記載の半導体構造体。
  9. 前記スペーサレスＦＥＴの前記ポリＳｉ又はポリＳｉＧｅゲート導体の上部分は、再結晶化シリサイド・コンタクトを含む、請求項８に記載の半導体構造体。
  10. 半導体構造体であって、
    半導体基板の表面上に配置され、絶縁領域によって互いに分離される、少なくとも１つのスペーサレスｐＦＥＴ及び少なくとも１つのｎＦＥＴであって、各ＦＥＴはチャネル領域を含む、少なくとも１つのスペーサレスｐＦＥＴ及び少なくとも１つのｎＦＥＴと、
    前記スペーサレスｐＦＥＴのソース／ドレイン拡散領域の上に配置される再結晶化シリサイド・コンタクトであって、前記少なくとも１つのスペーサレスｐＦＥＴの側壁の下に侵入しない前記再結晶化シリサイド・コンタクトと、
    前記少なくとも１つのスペーサレスｐＦＥＴの周りに配置される圧縮応力誘起ライナ、及び前記少なくとも１つのｎＦＥＴの周りに配置される引張応力誘起ライナであって、前記スペーサレスｐＦＥＴの周りの前記圧縮応力誘起ライナは、対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、前記圧縮及び引張応力誘起ライナと
    を備える半導体構造体。
  11. 前記半導体基板は、半導体・オン・インシュレータ基板又はバルク基板である、請求項１０に記載の半導体構造体。
  12. 前記少なくとも１つのスペーサレスｐＦＥＴは、幅広の外側スペーサをもたない、請求項１０に記載の半導体構造体。
  13. 前記少なくとも１つのスペーサレスｐＦＥＴは、５ｎｍから２０ｎｍまでの幅を有する狭い外側スペーサを含む、請求項１０に記載の半導体構造体。
  14. 少なくとも前記スペーサレスｐＦＥＴは、再結晶化シリサイド・コンタクトを備えた上部表面を有するゲート導体を含む、請求項１０に記載の半導体構造。
  15. 半導体構造体を製造する方法であって、
    少なくとも１つのｎＦＥＴ及び少なくとも１つのｐＦＥＴを含む構造体の上に第１応力誘起ライナ及びその上を覆うハード・マスクを形成するステップであって、前記第１応力誘起ライナは第１の応力型を有し、各々のＦＥＴはデバイス・チャネル、幅広の外側スペーサ及びシリサイド化ソース／ドレイン拡散コンタクトを含む、ステップと、
    前記ｎＦＥＴ又はｐＦＥＴのうちの１つから、前記上を覆うハード・マスク、前記第１応力誘起ライナ、及び前記幅広の外側スペーサの全部又は部分を選択的に除去して少なくとも１つのスペーサレスＦＥＴを形成するステップであって、前記第１応力誘起ライナ及び前記幅広のスペーサを除去する間に、前記少なくとも１つのスペーサレスＦＥＴの前記シリサイド化ソース／ドレイン拡散コンタクトがアモルファス化される、ステップと、
    前記構造体をアニールして前記少なくとも１つのスペーサレスＦＥＴの前記アモルファス化されたシリサイド化ソース／ドレイン拡散コンタクトを再結晶化させるステップと、
    前記第１の応力型とは異なる第２の応力型を有する第２応力誘起ライナを前記少なくとも１つのスペーサレスＦＥＴに対して選択的に設けるステップであって、前記第２応力誘起ライナは、前記少なくとも１つのスペーサレスＦＥＴのチャネル領域から３０ｎｍ又はそれ以内に配置される、ステップと
    を含む方法。
  16. 前記スペーサレスＦＥＴはｐＦＥＴであり、前記第２応力誘起ライナは圧縮歪みを誘起するものである、請求項１５に記載の方法。
  17. 前記スペーサレスＦＥＴはｎＦＥＴであり、前記第２応力誘起ライナは引張歪みを誘起するものである、請求項１５に記載の方法。
  18. 前記アニールするステップは、不活性雰囲気において３５０℃又はそれ以上の温度で実行する、請求項１５に記載の方法。
  19. 前記アニールするステップは、さらに前記スペーサレスＦＥＴの上部ゲート導体表面をアモルファス化する、請求項１５に記載の方法。
  20. 前記選択的に除去するステップは、前記ハード・マスクをエッチング停止マスクとして用いてエッチングするステップを含む、請求項１５に記載の方法。
  21. 前記構造体は、半導体・オン・インシュレータ基板又はバルク半導体基板の上に配置される、請求項１５に記載の方法。
  22. 前記ＦＥＴの各々の間に絶縁領域を形成するステップをさらに含む、請求項２１に記載の方法。
  23. 前記選択的に設けるステップは、前記第２応力誘起ライナを前記構造体の上に堆積させ、前記第１応力誘起ライナを含まない前記ＦＥＴから前記第２応力誘起ライナをエッチングするステップを含む、請求項１５に記載の方法。
  24. 前記シリサイド化ソース／ドレイン拡散コンタクトのうちの少なくとも幾つかに至るまで下に延びる、導電体で充填された開口部を有する、相互接続誘電体を形成するステップをさらに含む、請求項１５に記載の方法。
  25. 半導体構造体を製造する方法であって、
    少なくとも１つのスペーサレスｎＦＥＴ及び少なくとも１つのスペーサレスｐＦＥＴを含む構造体の上に、第１応力誘起ライナ及びその上を覆うハード・マスクを形成するステップであって、前記第１応力誘起ライナは第１の応力型を有し、各々のＦＥＴはデバイス・チャネル及びシリサイド化ソース／ドレイン拡散コンタクトを含む、ステップと、
    前記ｎＦＥＴ又はｐＦＥＴのうちの１つから、前記上を覆うハード・マスク及び前記第１応力誘起ライナを選択的に除去するステップであって、前記第１応力誘起ライナを前記ＦＥＴのうちの１つから除去する間に、対応するシリサイド化ソース／ドレイン拡散コンタクトがアモルファス化される、ステップと、
    前記構造体をアニールして前記アモルファス化されたシリサイド化ソース／ドレイン拡散コンタクトを再結晶化させるステップと、
    前記第１応力誘起ライナが予め除去されたスペーサレスＦＥＴに、前記第１の応力型とは異なる第２の応力型の第２応力誘起ライナを選択的に設けるステップであって、前記第１及び第２応力誘起ライナは、前記スペーサレスＦＥＴの対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、ステップと
    を含む方法。
JP2008539377A 2005-11-14 2006-09-28 スペーサレスｆｅｔ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法 Expired - Fee Related JP4906868B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/164,193 2005-11-14
US11/164,193 US7709317B2 (en) 2005-11-14 2005-11-14 Method to increase strain enhancement with spacerless FET and dual liner process
PCT/EP2006/066852 WO2007054403A1 (en) 2005-11-14 2006-09-28 Structure and method to increase strain enhancement with spacerless fet and dual liner process

Publications (2)

Publication Number Publication Date
JP2009516363A true JP2009516363A (ja) 2009-04-16
JP4906868B2 JP4906868B2 (ja) 2012-03-28

Family

ID=37453024

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008539377A Expired - Fee Related JP4906868B2 (ja) 2005-11-14 2006-09-28 スペーサレスｆｅｔ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法

Country Status (7)

Country Link
US (2) US7709317B2 (ja)
EP (1) EP1949435B1 (ja)
JP (1) JP4906868B2 (ja)
KR (1) KR101027166B1 (ja)
CN (1) CN101283447B (ja)
TW (1) TW200733384A (ja)
WO (1) WO2007054403A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130963A (ja) * 2006-11-24 2008-06-05 Sharp Corp 半導体装置及びその製造方法
JP2008182022A (ja) * 2007-01-24 2008-08-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2013051317A (ja) * 2011-08-31 2013-03-14 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4880958B2 (ja) * 2005-09-16 2012-02-22 株式会社東芝 半導体装置及びその製造方法
US7550356B2 (en) * 2005-11-14 2009-06-23 United Microelectronics Corp. Method of fabricating strained-silicon transistors
US7550795B2 (en) * 2006-06-30 2009-06-23 Taiwan Semiconductor Manufacturing SOI devices and methods for fabricating the same
US7790540B2 (en) * 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
KR100772901B1 (ko) * 2006-09-28 2007-11-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
DE102006051494B4 (de) * 2006-10-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur, die einen Feldeffekt-Transistor mit verspanntem Kanalgebiet umfasst
US7868390B2 (en) * 2007-02-13 2011-01-11 United Microelectronics Corp. Method for fabricating strained-silicon CMOS transistor
CN101641778B (zh) * 2007-03-30 2014-12-17 富士通半导体股份有限公司 半导体集成电路装置
DE102007025342B4 (de) * 2007-05-31 2011-07-28 Globalfoundries Inc. Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht
DE102007030058B3 (de) 2007-06-29 2008-12-24 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung eines dielektrischen Zwischenschichtmaterials mit erhöhter Zuverlässigkeit über einer Struktur, die dichtliegende Leitungen aufweist
TW200910526A (en) * 2007-07-03 2009-03-01 Renesas Tech Corp Method of manufacturing semiconductor device
US7816271B2 (en) 2007-07-14 2010-10-19 Samsung Electronics Co., Ltd. Methods for forming contacts for dual stress liner CMOS semiconductor devices
DE102007041210B4 (de) * 2007-08-31 2012-02-02 Advanced Micro Devices, Inc. Verfahren zur Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Vorsehen einer verspannten dielektrischen Schicht über einem verspannungsneutralen dielektrischen Material in einem Halbleiterbauelement und entsprechendes Halbleiterbauelement
US7670917B2 (en) * 2007-09-11 2010-03-02 Texas Instruments Incorporated Semiconductor device made by using a laser anneal to incorporate stress into a channel region
US8440580B2 (en) * 2007-09-11 2013-05-14 United Microelectronics Corp. Method of fabricating silicon nitride gap-filling layer
US7902082B2 (en) * 2007-09-20 2011-03-08 Samsung Electronics Co., Ltd. Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers
DE102007046847B4 (de) * 2007-09-29 2010-04-22 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Zwischenschichtdielektrikums mit verspannten Materialien
JP2009099726A (ja) * 2007-10-16 2009-05-07 Toshiba Corp 半導体装置及びその製造方法
JP5394043B2 (ja) * 2007-11-19 2014-01-22 株式会社半導体エネルギー研究所 半導体基板及びそれを用いた半導体装置、並びにそれらの作製方法
DE102007057686B4 (de) * 2007-11-30 2011-07-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Verfahren und Halbleiterbauelement mit einer Schutzschicht zum Reduzieren der Verspannungsrelaxation in einer Doppelverspannungsbeschichtungstechnik
DE102008011928B4 (de) * 2008-02-29 2010-06-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Halbleiterbauelements unter Verwendung einer Ätzstoppschicht mit geringerer Dicke zum Strukturieren eines dielektrischen Materials
DE102008021565B4 (de) * 2008-04-30 2012-07-12 Advanced Micro Devices, Inc. Verfahren zum selektiven Entfernen eines Abstandshalters in einem dualen Verspannungsschichtverfahren
DE102008021555B4 (de) * 2008-04-30 2010-07-22 Advanced Micro Devices, Inc., Sunnyvale Verfahren mit einer Abscheidung verspannungsinduzierender Schichten über mehreren ersten und mehreren zweiten Transistoren
DE102008054075B4 (de) * 2008-10-31 2010-09-23 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
DE102008059501B4 (de) * 2008-11-28 2012-09-20 Advanced Micro Devices, Inc. Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse
US8153532B1 (en) * 2008-12-04 2012-04-10 Hrl Laboratories, Llc Bilayer dielectric interconnection process
KR101669470B1 (ko) 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
US20110101506A1 (en) * 2009-10-29 2011-05-05 International Business Machines Corporation Stress Memorization Technique Using Silicon Spacer
US8354313B2 (en) 2010-04-30 2013-01-15 International Business Machines Corporation Method to optimize work function in complementary metal oxide semiconductor (CMOS) structures
US9202913B2 (en) * 2010-09-30 2015-12-01 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing semiconductor structure
US8673757B2 (en) 2010-10-28 2014-03-18 International Business Machines Corporation Structure and method for using high-k material as an etch stop layer in dual stress layer process
US8445965B2 (en) * 2010-11-05 2013-05-21 International Business Machines Corporation Strained semiconductor devices and methods of fabricating strained semiconductor devices
JP5663278B2 (ja) * 2010-11-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置
CN102479719B (zh) * 2010-11-30 2014-09-03 中芯国际集成电路制造(北京)有限公司 应变记忆作用的半导体器件的制造方法及应力层结构
DE102011005641B4 (de) * 2011-03-16 2018-01-04 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Leistungssteigerung in Transistoren durch Reduzierung der Absenkung aktiver Gebiete und durch Entfernen von Abstandshaltern
US8252650B1 (en) * 2011-04-22 2012-08-28 United Microelectronics Corp. Method for fabricating CMOS transistor
CN102891109B (zh) * 2011-07-18 2015-04-01 中芯国际集成电路制造(上海)有限公司 半导体器件形成方法
CN103988308B (zh) 2011-12-09 2016-11-16 英特尔公司 晶体管中的应变补偿
CN103178011A (zh) * 2011-12-22 2013-06-26 中芯国际集成电路制造(上海)有限公司 Cmos及其形成方法
US9093495B2 (en) 2012-01-03 2015-07-28 International Business Machines Corporation Method and structure to reduce FET threshold voltage shift due to oxygen diffusion
US8916428B2 (en) * 2012-01-05 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device
US20130295767A1 (en) * 2012-05-02 2013-11-07 Globalfoundries Inc. Increased transistor performance by implementing an additional cleaning process in a stress liner approach
US8703578B2 (en) * 2012-05-29 2014-04-22 Globalfoundries Singapore Pte. Ltd. Middle in-situ doped SiGe junctions for PMOS devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations
US9058868B2 (en) 2012-12-19 2015-06-16 International Business Machines Corporation Piezoelectronic memory
EP2943251B1 (en) * 2013-01-08 2018-10-10 Idera Pharmaceuticals, Inc. Immune regulatory oligonucleotide (iro) compounds to modulate toll-like receptor based immune response
KR20140108982A (ko) * 2013-03-04 2014-09-15 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9105559B2 (en) 2013-09-16 2015-08-11 International Business Machines Corporation Conformal doping for FinFET devices
US9941472B2 (en) 2014-03-10 2018-04-10 International Business Machines Corporation Piezoelectronic device with novel force amplification
US9251884B2 (en) 2014-03-24 2016-02-02 International Business Machines Corporation Non-volatile, piezoelectronic memory based on piezoresistive strain produced by piezoelectric remanence
US9263664B1 (en) 2014-10-31 2016-02-16 International Business Machines Corporation Integrating a piezoresistive element in a piezoelectronic transistor
US10056382B2 (en) * 2016-10-19 2018-08-21 International Business Machines Corporation Modulating transistor performance
US11450571B2 (en) * 2018-09-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6476737A (en) * 1987-09-18 1989-03-22 Nec Corp Manufacture of semiconductor integrated circuit device
US20050247926A1 (en) * 2004-05-05 2005-11-10 Advanced Micro Devices, Inc. Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility
JP2006173432A (ja) * 2004-12-17 2006-06-29 Fujitsu Ltd 半導体装置およびその製造方法

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3602841A (en) 1970-06-18 1971-08-31 Ibm High frequency bulk semiconductor amplifiers and oscillators
DE3304316A1 (de) * 1983-02-09 1984-08-09 Philips Patentverwaltung Gmbh, 2000 Hamburg Mess- und daempfungswiderstandsanordnung fuer ein hochspannungsgeraet
US4853076A (en) 1983-12-29 1989-08-01 Massachusetts Institute Of Technology Semiconductor thin films
US4665415A (en) 1985-04-24 1987-05-12 International Business Machines Corporation Semiconductor device with hole conduction via strained lattice
EP0219641B1 (de) 1985-09-13 1991-01-09 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
JPS6476755A (en) 1987-09-18 1989-03-22 Hitachi Ltd Semiconductor device
US4958213A (en) 1987-12-07 1990-09-18 Texas Instruments Incorporated Method for forming a transistor base region under thick oxide
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5459346A (en) 1988-06-28 1995-10-17 Ricoh Co., Ltd. Semiconductor substrate with electrical contact in groove
US5006913A (en) 1988-11-05 1991-04-09 Mitsubishi Denki Kabushiki Kaisha Stacked type semiconductor device
US5108843A (en) 1988-11-30 1992-04-28 Ricoh Company, Ltd. Thin film semiconductor and process for producing the same
US4952524A (en) 1989-05-05 1990-08-28 At&T Bell Laboratories Semiconductor device manufacture including trench formation
US5310446A (en) 1990-01-10 1994-05-10 Ricoh Company, Ltd. Method for producing semiconductor film
US5060030A (en) 1990-07-18 1991-10-22 Raytheon Company Pseudomorphic HEMT having strained compensation layer
US5081513A (en) 1991-02-28 1992-01-14 Xerox Corporation Electronic device with recovery layer proximate to active layer
US5371399A (en) 1991-06-14 1994-12-06 International Business Machines Corporation Compound semiconductor having metallic inclusions and devices fabricated therefrom
US5134085A (en) 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
US5391510A (en) 1992-02-28 1995-02-21 International Business Machines Corporation Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps
US6008126A (en) 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
JP3563093B2 (ja) * 1993-09-24 2004-09-08 住友電気工業株式会社 半導体装置
JPH07106570A (ja) * 1993-10-05 1995-04-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US5670798A (en) 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same
US5679965A (en) 1995-03-29 1997-10-21 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact, non-nitride buffer layer and methods of fabricating same
US5557122A (en) 1995-05-12 1996-09-17 Alliance Semiconductors Corporation Semiconductor electrode having improved grain structure and oxide growth properties
KR100213196B1 (ko) 1996-03-15 1999-08-02 윤종용 트렌치 소자분리
US6403975B1 (en) 1996-04-09 2002-06-11 Max-Planck Gesellschaft Zur Forderung Der Wissenschafteneev Semiconductor components, in particular photodetectors, light emitting diodes, optical modulators and waveguides with multilayer structures grown on silicon substrates
US5880040A (en) 1996-04-15 1999-03-09 Macronix International Co., Ltd. Gate dielectric based on oxynitride grown in N2 O and annealed in NO
TW328153B (en) * 1996-08-09 1998-03-11 United Microelectronics Corp The manufacturing method for improving property of salicide
US5861651A (en) 1997-02-28 1999-01-19 Lucent Technologies Inc. Field effect devices and capacitors with improved thin film dielectrics and method for making same
US5940736A (en) 1997-03-11 1999-08-17 Lucent Technologies Inc. Method for forming a high quality ultrathin gate oxide layer
US6309975B1 (en) 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US6025280A (en) 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
US5960297A (en) 1997-07-02 1999-09-28 Kabushiki Kaisha Toshiba Shallow trench isolation structure and method of forming the same
JP3139426B2 (ja) 1997-10-15 2001-02-26 日本電気株式会社 半導体装置
US6066545A (en) 1997-12-09 2000-05-23 Texas Instruments Incorporated Birdsbeak encroachment using combination of wet and dry etch for isolation nitride
US6274421B1 (en) 1998-01-09 2001-08-14 Sharp Laboratories Of America, Inc. Method of making metal gate sub-micron MOS transistor
KR100275908B1 (ko) 1998-03-02 2000-12-15 윤종용 집적 회로에 트렌치 아이솔레이션을 형성하는방법
US6361885B1 (en) 1998-04-10 2002-03-26 Organic Display Technology Organic electroluminescent materials and device made from such materials
US6165383A (en) 1998-04-10 2000-12-26 Organic Display Technology Useful precursors for organic electroluminescent materials and devices made from such materials
US5989978A (en) 1998-07-16 1999-11-23 Chartered Semiconductor Manufacturing, Ltd. Shallow trench isolation of MOSFETS with reduced corner parasitic currents
JP4592837B2 (ja) 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6319794B1 (en) 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
US6235598B1 (en) 1998-11-13 2001-05-22 Intel Corporation Method of using thick first spacers to improve salicide resistance on polysilicon gates
US6117722A (en) 1999-02-18 2000-09-12 Taiwan Semiconductor Manufacturing Company SRAM layout for relaxing mechanical stress in shallow trench isolation technology and method of manufacture thereof
US6255169B1 (en) 1999-02-22 2001-07-03 Advanced Micro Devices, Inc. Process for fabricating a high-endurance non-volatile memory device
US6284626B1 (en) 1999-04-06 2001-09-04 Vantis Corporation Angled nitrogen ion implantation for minimizing mechanical stress on side walls of an isolation trench
US6362082B1 (en) 1999-06-28 2002-03-26 Intel Corporation Methodology for control of short channel effects in MOS transistors
US6281532B1 (en) 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US6228694B1 (en) 1999-06-28 2001-05-08 Intel Corporation Method of increasing the mobility of MOS transistors by use of localized stress regions
US6656822B2 (en) 1999-06-28 2003-12-02 Intel Corporation Method for reduced capacitance interconnect system using gaseous implants into the ILD
KR100332108B1 (ko) 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
TW426940B (en) 1999-07-30 2001-03-21 United Microelectronics Corp Manufacturing method of MOS field effect transistor
US6483171B1 (en) 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6284623B1 (en) 1999-10-25 2001-09-04 Peng-Fei Zhang Method of fabricating semiconductor devices using shallow trench isolation with reduced narrow channel effect
US6476462B2 (en) 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6221735B1 (en) 2000-02-15 2001-04-24 Philips Semiconductors, Inc. Method for eliminating stress induced dislocations in CMOS devices
US6531369B1 (en) 2000-03-01 2003-03-11 Applied Micro Circuits Corporation Heterojunction bipolar transistor (HBT) fabrication using a selectively deposited silicon germanium (SiGe)
US6368931B1 (en) 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
US6493497B1 (en) 2000-09-26 2002-12-10 Motorola, Inc. Electro-optic structure and process for fabricating same
US6501121B1 (en) 2000-11-15 2002-12-31 Motorola, Inc. Semiconductor structure
US7115954B2 (en) * 2000-11-22 2006-10-03 Renesas Technology Corp. Semiconductor device including stress inducing films formed over n-channel and p-channel field effect transistors and a method of manufacturing the same
US7312485B2 (en) 2000-11-29 2007-12-25 Intel Corporation CMOS fabrication process utilizing special transistor orientation
US6563152B2 (en) 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US20020086497A1 (en) 2000-12-30 2002-07-04 Kwok Siang Ping Beaker shape trench with nitride pull-back for STI
US6265317B1 (en) 2001-01-09 2001-07-24 Taiwan Semiconductor Manufacturing Company Top corner rounding for shallow trench isolation
US6403486B1 (en) 2001-04-30 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for forming a shallow trench isolation
US6531740B2 (en) 2001-07-17 2003-03-11 Motorola, Inc. Integrated impedance matching and stability network
US6498358B1 (en) 2001-07-20 2002-12-24 Motorola, Inc. Structure and method for fabricating an electro-optic system having an electrochromic diffraction grating
US6908810B2 (en) 2001-08-08 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of preventing threshold voltage of MOS transistor from being decreased by shallow trench isolation formation
JP2003060076A (ja) 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
EP1428262A2 (en) 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US20030057184A1 (en) 2001-09-22 2003-03-27 Shiuh-Sheng Yu Method for pull back SiN to increase rounding effect in a shallow trench isolation process
US6656798B2 (en) 2001-09-28 2003-12-02 Infineon Technologies, Ag Gate processing method with reduced gate oxide corner and edge thinning
US6635506B2 (en) 2001-11-07 2003-10-21 International Business Machines Corporation Method of fabricating micro-electromechanical switches on CMOS compatible substrates
US6461936B1 (en) 2002-01-04 2002-10-08 Infineon Technologies Ag Double pullback method of filling an isolation trench
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6621392B1 (en) 2002-04-25 2003-09-16 International Business Machines Corporation Micro electromechanical switch having self-aligned spacers
WO2004004015A2 (en) * 2002-06-28 2004-01-08 Advanced Micro Devices, Inc. Soi field effect transistor element having a recombination region and method of forming same
US6806584B2 (en) * 2002-10-21 2004-10-19 International Business Machines Corporation Semiconductor device structure including multiple fets having different spacer widths
WO2004049406A1 (en) * 2002-11-25 2004-06-10 International Business Machines Corporation Strained finfet cmos device structures
US6717216B1 (en) 2002-12-12 2004-04-06 International Business Machines Corporation SOI based field effect transistor having a compressive film in undercut area under the channel and a method of making the device
US7279746B2 (en) 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
US7306983B2 (en) * 2004-12-10 2007-12-11 International Business Machines Corporation Method for forming dual etch stop liner and protective layer in a semiconductor device
US7429775B1 (en) * 2005-03-31 2008-09-30 Xilinx, Inc. Method of fabricating strain-silicon CMOS
US7445978B2 (en) * 2005-05-04 2008-11-04 Chartered Semiconductor Manufacturing, Ltd Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
US7569888B2 (en) * 2005-08-10 2009-08-04 Toshiba America Electronic Components, Inc. Semiconductor device with close stress liner film and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6476737A (en) * 1987-09-18 1989-03-22 Nec Corp Manufacture of semiconductor integrated circuit device
US20050247926A1 (en) * 2004-05-05 2005-11-10 Advanced Micro Devices, Inc. Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility
JP2007536736A (ja) * 2004-05-05 2007-12-13 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド チャネルキャリア移動度向上のための高応力ライナーを備えたＳｉ−Ｇｅに基づく半導体デバイス
JP2006173432A (ja) * 2004-12-17 2006-06-29 Fujitsu Ltd 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130963A (ja) * 2006-11-24 2008-06-05 Sharp Corp 半導体装置及びその製造方法
JP2008182022A (ja) * 2007-01-24 2008-08-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2013051317A (ja) * 2011-08-31 2013-03-14 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20100187636A1 (en) 2010-07-29
WO2007054403A1 (en) 2007-05-18
TW200733384A (en) 2007-09-01
US7709317B2 (en) 2010-05-04
CN101283447A (zh) 2008-10-08
CN101283447B (zh) 2011-04-20
KR101027166B1 (ko) 2011-04-05
KR20080071144A (ko) 2008-08-01
EP1949435B1 (en) 2013-11-20
JP4906868B2 (ja) 2012-03-28
US20070108525A1 (en) 2007-05-17
EP1949435A1 (en) 2008-07-30

Similar Documents

Publication Publication Date Title
JP4906868B2 (ja) スペーサレスｆｅｔ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法
US7388259B2 (en) Strained finFET CMOS device structures
EP1565931B1 (en) Strained finfet cmos device structures
US7002209B2 (en) MOSFET structure with high mechanical stress in the channel
US7504336B2 (en) Methods for forming CMOS devices with intrinsically stressed metal silicide layers
US6882025B2 (en) Strained-channel transistor and methods of manufacture
US8309447B2 (en) Method for integrating multiple threshold voltage devices for CMOS
EP1929537B1 (en) High performance mosfet comprising a stressed gate metal silicide layer and method of fabricating the same
US20100159684A1 (en) Metal High-K (MHK) Dual Gate Stress Engineering Using Hybrid Orientation (HOT) CMOS
US20110006373A1 (en) Transistor Structure
US20070158743A1 (en) Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US20080272410A1 (en) Self-Aligned Spacer Contact
JP4558841B2 (ja) 簡単化されたデュアル応力ライナ構成を用いる向上した性能をもつ半導体構造体
US7687861B2 (en) Silicided regions for NMOS and PMOS devices
KR100714929B1 (ko) 변형된 ＦｉｎＦＥＴ ＣＭＯＳ 장치 구조

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090127

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090622

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110913

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20110913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111213

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20111213

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120110

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4906868

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees