JPH01283852A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH01283852A JPH01283852A JP11284188A JP11284188A JPH01283852A JP H01283852 A JPH01283852 A JP H01283852A JP 11284188 A JP11284188 A JP 11284188A JP 11284188 A JP11284188 A JP 11284188A JP H01283852 A JPH01283852 A JP H01283852A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
この発明は、半導体装置、特に電界効果トランジスタの
ゲート電極上の構造及びその製造方法に関するものであ
る。
ゲート電極上の構造及びその製造方法に関するものであ
る。
〔従来の技術Ｊ
第３図は、従来のＦＥＴのゲートと、ゲート上の層間絶
縁膜の構造の一例を示す。
縁膜の構造の一例を示す。
このものは、Ｇ＆劫基板α）上に、ゲート（２）を形成
した後に、バツシペー￥ヨン膜（３）を形成し、ソース
電池（４）及びドレイン電４ｆｌ（５）を蒸着し、ｌｉ
’ＥＴを形成する。
した後に、バツシペー￥ヨン膜（３）を形成し、ソース
電池（４）及びドレイン電４ｆｌ（５）を蒸着し、ｌｉ
’ＥＴを形成する。
この後、ＣＶＤ法によ、９ＦＥＴ上に層間絶縁膜（６）
を形成する。
を形成する。
以上の従来構造において、眉間絶縁膜（６）はＭ工Ｖキ
ャパシタの下地（４）と上地（７）の間の誘電体形成の
ために、また、多層配線における配線（７）と配線（８
）との間の絶縁のために形成される。
ャパシタの下地（４）と上地（７）の間の誘電体形成の
ために、また、多層配線における配線（７）と配線（８
）との間の絶縁のために形成される。
〔発明が解決しようとする課［１
集積化に伴う多層構造では、配線間毎に層閲絶縁膜を形
成するので、ＦＥ’ｌ’のゲート上に堆積される絶縁層
は厚くならざるを得ない。したがって上記の従来構造で
は、ゲート・ノーズ１間、ゲート・ドレイン間及びゲー
トと配＃ｉ間等の寄生ゲート容量が増加する。また、眉
間絶縁膜の膜厚の制御が困難なため、上記寄生容量にバ
フツキが生じる。
成するので、ＦＥ’ｌ’のゲート上に堆積される絶縁層
は厚くならざるを得ない。したがって上記の従来構造で
は、ゲート・ノーズ１間、ゲート・ドレイン間及びゲー
トと配＃ｉ間等の寄生ゲート容量が増加する。また、眉
間絶縁膜の膜厚の制御が困難なため、上記寄生容量にバ
フツキが生じる。
さらＫ、絶縁膜によるゲートへのストレスによるしきい
値のバフツキが生じるなど］ｉ’ＥＴの性能が悪化する
という問題点があった。
値のバフツキが生じるなど］ｉ’ＥＴの性能が悪化する
という問題点があった。
この発明は上記の様な問題点を解決するためになされた
ものであシ、ゲート上部の層間絶縁膜に依らない良好な
ＦＩＴ特性が得られる半導体装置の形状を得ることを目
的とする。また、所望の特性を持った上述の半導体装置
を簡単な工程で容易に形成することを目的とする。
ものであシ、ゲート上部の層間絶縁膜に依らない良好な
ＦＩＴ特性が得られる半導体装置の形状を得ることを目
的とする。また、所望の特性を持った上述の半導体装置
を簡単な工程で容易に形成することを目的とする。
［課題を解決するための手段Ｊ
この発明に係る半導体装置は、ＦＥＴを構成する少なく
ともゲートの外側の１カ所ま九は数カ所に支持体を形成
するとともに、この支持体上にゲートを覆う屋根を形成
し、ゲートと上記屋根上に形成される層間絶縁膜との間
に空間層を形成したものである。
ともゲートの外側の１カ所ま九は数カ所に支持体を形成
するとともに、この支持体上にゲートを覆う屋根を形成
し、ゲートと上記屋根上に形成される層間絶縁膜との間
に空間層を形成したものである。
この発明に係る半導体装置の製造方法は、ＦＥＴを形成
した後に、少なくともゲートの外側の１カ所または数カ
所に屋根を支える支持体をエツチングにより形成し、ゲ
ート上に空間層形成用のスペーサー層を形成し、上記支
持体とヌペーサー層上に屋根を形成した後に、上記スペ
ーサー層を除去することによシ、ゲートと屋根との間に
空間層を形成したものである。
した後に、少なくともゲートの外側の１カ所または数カ
所に屋根を支える支持体をエツチングにより形成し、ゲ
ート上に空間層形成用のスペーサー層を形成し、上記支
持体とヌペーサー層上に屋根を形成した後に、上記スペ
ーサー層を除去することによシ、ゲートと屋根との間に
空間層を形成したものである。
〔作用ｊ
この発明における支持体と屋根は、ゲートと層間絶縁膜
との間に空間層を形成し、ゲート部における絶縁膜によ
る寄生容量を低減し、かつ絶縁膜の厚さのバフツキによ
る上記寄生容量のバフツキを抑制する。さらに、上記構
造において、絶縁膜によるゲートへのストレスを低減し
、しきい値のバフツキを抑制し、ＦＥでの性能を放蓄す
る。
との間に空間層を形成し、ゲート部における絶縁膜によ
る寄生容量を低減し、かつ絶縁膜の厚さのバフツキによ
る上記寄生容量のバフツキを抑制する。さらに、上記構
造において、絶縁膜によるゲートへのストレスを低減し
、しきい値のバフツキを抑制し、ＦＥでの性能を放蓄す
る。
〔実施例Ｊ
以下、この発明の一実施例を図に従って説明する。第１
図は、この発明の一５！施例による半導体装置の断面構
造を示し、第２図にその製造フローに従った断面構造の
変化を示す。
図は、この発明の一５！施例による半導体装置の断面構
造を示し、第２図にその製造フローに従った断面構造の
変化を示す。
第２図ａは、ＧａＡｓ基板（１）にゲート（２）を形成
した後にバッシベーンヨン！（３）ｔ−８成Ｌ、ソース
電極（４）及びドレイン電極（５）を蒸着し、ＦＥＴを
形成した状態である。この後、支持体（１０）形成用の
膜を形成する。この実施例の場合、支持体（１０）形成
用の膜はｓｉｏ膜である。上記ｓｉｏ膜はエツチングに
よシ第２図すに示すような角柱の支持体（１０）をゲー
トの両側に２ケ所形成する。
した後にバッシベーンヨン！（３）ｔ−８成Ｌ、ソース
電極（４）及びドレイン電極（５）を蒸着し、ＦＥＴを
形成した状態である。この後、支持体（１０）形成用の
膜を形成する。この実施例の場合、支持体（１０）形成
用の膜はｓｉｏ膜である。上記ｓｉｏ膜はエツチングに
よシ第２図すに示すような角柱の支持体（１０）をゲー
トの両側に２ケ所形成する。
次に、半導体装置上にレジス） （１１）を塗布し、レ
ジストを平坦化し、エツチングにより支柱の頭出しを行
った後に、ゲートを覆り屋展となる８１０ｇ （１２）
をＣＶＤ法にて形成する。
ジストを平坦化し、エツチングにより支柱の頭出しを行
った後に、ゲートを覆り屋展となる８１０ｇ （１２）
をＣＶＤ法にて形成する。
次に、ＳｉＯ膜をパターンニングし、屋根（１２）を形
成した後に、レジストを除去する。この上から層間絶縁
ｍ（６）を形成すると第１図に示した構造を得ることが
できる。
成した後に、レジストを除去する。この上から層間絶縁
ｍ（６）を形成すると第１図に示した構造を得ることが
できる。
上記実施例においては、ゲート（２）上に屋根（８）を
形成することで、ゲートＧ２）と層間絶縁Ｉ＆（６）と
の間に空間層（１３）を構成しておシ、これによって、
厚い層間絶縁ｍ（６）によるゲート・ソース間、ゲート
・ドレイン間及びゲート配線間等の寄生ゲート容量を低
減している。
形成することで、ゲートＧ２）と層間絶縁Ｉ＆（６）と
の間に空間層（１３）を構成しておシ、これによって、
厚い層間絶縁ｍ（６）によるゲート・ソース間、ゲート
・ドレイン間及びゲート配線間等の寄生ゲート容量を低
減している。
また、厚い絶縁膜（６）はゲートを覆う屋根（１２）上
に形成されるので、上記寄生容量は絶縁ＪｌｉＫ （６
）の厚さに依らず一定となる。さらに、層間絶縁Ｍ（６
）によるゲート■）へのストレスが低減でき、しかも膜
厚のバフツキによるＰＥＴのしきい値のバラツキを抑制
することができる。
に形成されるので、上記寄生容量は絶縁ＪｌｉＫ （６
）の厚さに依らず一定となる。さらに、層間絶縁Ｍ（６
）によるゲート■）へのストレスが低減でき、しかも膜
厚のバフツキによるＰＥＴのしきい値のバラツキを抑制
することができる。
尚、上記実施例においては、ゲートを覆う支持体及び屋
根にＳｉＯ膜を適用したが、金属、絶縁体あるいは半導
体などの材料でも仁の発明を適用することができる。こ
の場合にも、上述の効果が得られる。
根にＳｉＯ膜を適用したが、金属、絶縁体あるいは半導
体などの材料でも仁の発明を適用することができる。こ
の場合にも、上述の効果が得られる。
また、上記実施例においては、支持体をソース電極及び
ドレイン電極上に形成したが、この支持体は少なくとも
ゲートの外側に形成されることにより、この発明を適用
することができる。この場合にも、上述の効果が得られ
る。
ドレイン電極上に形成したが、この支持体は少なくとも
ゲートの外側に形成されることにより、この発明を適用
することができる。この場合にも、上述の効果が得られ
る。
また、上記実施例においては、支持体はゲートの両側の
２ケ所に角柱状に形成したが、ゲートを覆う屋根を形成
した後、レジストを除去する穴が存在し、さらに屋根を
支持することが可能であれば、その形状が角柱でも円筒
形でも壁状でもよく、また形成箇所が一ケ所あるいは数
ケ所でもこの発明を適用することができる。この場合に
も、上述の効果が得られる。
２ケ所に角柱状に形成したが、ゲートを覆う屋根を形成
した後、レジストを除去する穴が存在し、さらに屋根を
支持することが可能であれば、その形状が角柱でも円筒
形でも壁状でもよく、また形成箇所が一ケ所あるいは数
ケ所でもこの発明を適用することができる。この場合に
も、上述の効果が得られる。
また、上記実施例において、ゲート上の空間形成用のス
ペーサー層にレジストを用いたが、屋根を形成した後に
支持体との選択比が良く、介在層のみ除去することが可
能な材料であればこの発明を適用することができる。こ
の場合にも、上述の効果が得られる。
ペーサー層にレジストを用いたが、屋根を形成した後に
支持体との選択比が良く、介在層のみ除去することが可
能な材料であればこの発明を適用することができる。こ
の場合にも、上述の効果が得られる。
〔発明の効果Ｊ
以上のように、この発明によれば、少なくともゲートの
外側の１ケ所あるいは数ケ所に形成された支持体と、こ
の支持体上に形成されたゲートを覆う屋根とによシ、ゲ
ートと屋根上に形成される層間絶縁膜との間に空間層を
形成したので、厚い層間絶縁膜によるゲートの寄生容量
を低減し、さらに層間絶縁膜の膜厚に依る上記膏生容量
のバラツキが抑制される。また、層間絶縁膜によるスト
レスも低減でき、膜厚のバフツキに依るＦＥＴのしきい
値のバフツキを抑制できる。
外側の１ケ所あるいは数ケ所に形成された支持体と、こ
の支持体上に形成されたゲートを覆う屋根とによシ、ゲ
ートと屋根上に形成される層間絶縁膜との間に空間層を
形成したので、厚い層間絶縁膜によるゲートの寄生容量
を低減し、さらに層間絶縁膜の膜厚に依る上記膏生容量
のバラツキが抑制される。また、層間絶縁膜によるスト
レスも低減でき、膜厚のバフツキに依るＦＥＴのしきい
値のバフツキを抑制できる。
第１図はこの発明の一実施例による半導体装置の断面図
、第２図はその製造工程に従った断面図、第３図は従来
の半導体装置の断面図である。 （１）はＧａＡｓ基板、（２）はゲート、（３）はパッ
シベーション膜、（４）はソース電極、（５）はドレイ
ン電極、（６）は層間絶縁膜、（７）はＭ工Ｖキャパシ
タの上地、（８）は多層構造における配線、（９）は配
線間のコンタクトホール、（ｌＯ）は屋根を支える支持
体、（１１）は空間層形成用スペーサー層、（１２）は
ゲートを覆う屋根、（１３）はゲートと屋根との間にで
きた空間層である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 第２図
、第２図はその製造工程に従った断面図、第３図は従来
の半導体装置の断面図である。 （１）はＧａＡｓ基板、（２）はゲート、（３）はパッ
シベーション膜、（４）はソース電極、（５）はドレイ
ン電極、（６）は層間絶縁膜、（７）はＭ工Ｖキャパシ
タの上地、（８）は多層構造における配線、（９）は配
線間のコンタクトホール、（ｌＯ）は屋根を支える支持
体、（１１）は空間層形成用スペーサー層、（１２）は
ゲートを覆う屋根、（１３）はゲートと屋根との間にで
きた空間層である。 なお、各図中同一符号は同一または相当部分を示す。 第１図 第２図
Claims (2)
- （１）ＦＥＴを構成する少なくともゲートの外側の１ケ
所または数ケ所に形成された支持体と、この支持体上に
形成されたゲートを覆う屋根とを有し、上記支持体と屋
根によるゲートと層間絶縁膜との間に空間層を形成した
ことを特徴とする半導体装置。 - （２）次のＡ〜Ｃの工程を含むことを特徴とする半導体
装置の製造方法。 Ａ少なくともＦＥＴのゲートの外側にゲートを覆う屋根
を支える支持体を一カ所または、数カ所に形成する工程
。 Ｂゲート上に空間層形成用のスペーサー層を形成する工
程。 Ｃ支持体と介在層の上に屋根を形成する工程。 Ｄ上記スペーサー層を除去することにより、ゲートと屋
根との間に空間層を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11284188A JPH01283852A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11284188A JPH01283852A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01283852A true JPH01283852A (ja) | 1989-11-15 |
Family
ID=14596870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11284188A Pending JPH01283852A (ja) | 1988-05-10 | 1988-05-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01283852A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103137A (ja) * | 1990-08-23 | 1992-04-06 | Nec Corp | 電界効果トランジスタの製造方法 |
| EP0595298A1 (en) * | 1992-10-28 | 1994-05-04 | Matsushita Electronics Corporation | A semiconductor device having a hollow around a gate electrode and a method for producing the same |
| JP2009176930A (ja) * | 2008-01-24 | 2009-08-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009267347A (ja) * | 2008-03-31 | 2009-11-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009267348A (ja) * | 2008-03-31 | 2009-11-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2010205837A (ja) * | 2009-03-02 | 2010-09-16 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
-
1988
- 1988-05-10 JP JP11284188A patent/JPH01283852A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103137A (ja) * | 1990-08-23 | 1992-04-06 | Nec Corp | 電界効果トランジスタの製造方法 |
| EP0595298A1 (en) * | 1992-10-28 | 1994-05-04 | Matsushita Electronics Corporation | A semiconductor device having a hollow around a gate electrode and a method for producing the same |
| US5536971A (en) * | 1992-10-28 | 1996-07-16 | Matsushita Electronics Corporation | Semiconductor device having a hollow around a gate electrode and a method for producing the same |
| US5559046A (en) * | 1992-10-28 | 1996-09-24 | Matsushita Electronics Corporation | Semiconductor device having a hollow around a gate electrode and a method for producing the same |
| JP2009176930A (ja) * | 2008-01-24 | 2009-08-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8026595B2 (en) | 2008-01-24 | 2011-09-27 | Kabushiki Kaisha Toshiba | Semiconductor device having hermitically sealed active area and electrodes |
| US8476118B2 (en) | 2008-01-24 | 2013-07-02 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication mehtod of the semiconductor device |
| JP2009267347A (ja) * | 2008-03-31 | 2009-11-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009267348A (ja) * | 2008-03-31 | 2009-11-12 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP4691152B2 (ja) * | 2008-03-31 | 2011-06-01 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7977166B2 (en) | 2008-03-31 | 2011-07-12 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method for the semiconductor device |
| JP2010205837A (ja) * | 2009-03-02 | 2010-09-16 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
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