KR19980029026A - 반도체 메모리 소자 - Google Patents

Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 디램(DRAM) 메모리 소자의 전하 축전 용량을 증가시키는데 적당하도록 한 디램 메모리 셀의 제조방법에 관한 것이다.

이를 위한 본 발명의 반도체 메모리 소자는 반도체 기판에 대각선 형태로 형성되는 활성영역과; 상기 활성영역과 사선 방향으로 교차하는 2개의 워드라인들과; 상기 2개의 워드라인 사이의 활성영역에 콘택되어 워드라인과 수직한 방향으로 형성되는 비트라인과; 상기 2개의 워드라인 양측의 활성영역에 선택되어 비트라인과 일정각을 가지고 평행사변형으로 형성되는 2개의 스토리지 노드들을 포함하여 구성됨을 특징으로 한다.

Description

반도체 메모리 소자

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 디램(DRAM) 메모리 소자의 전하 축전 용량을 증가 시키는데 적당하도록 한 디램 메모리 셀의 제조방법에 관한 것이다.

디램은 통상적으로 한개의 트랜지스터와 한개의 커패시터로 셀을 구성하는 단순 구조이기 때문에 대용량화와 저코스트화가 뛰어나다는 장점을 가지고 있다.

이에 따라 컴퓨터를 비롯한 각종 전자제품에 폭넓게 이용되고 있고, 그 응용범위도 계속 확대되고 있다.

현재 디램 시장의 견인 역할을 하고 있는 컴퓨터의 처리 속도의 증대 및 대용량화에 따라 디램의 고집적화가 요구되고 있다.

이하, 첨부된 도면을 참조하여 종래의 반도체 메모리 소자에 대하여 설명하면 다음과 같다.

도 1은 일반적인 디램셀의 회로도이다.

도 1에 도시한 바와같이, 하나의 트랜지스터와 하나의 커패시터로 구성된 디램 메모리 셀에서는 비트선과 워드선, 액세스 트랜지스터, 스토리지 커패시터와 센싱앰프(도면에 도시하지 않았음)로 구성된다.

액세스 트랜지스터의 게이트는 워드선에 연결되고 소오스와 드레인 전극은 각각 스토리지 커패시터와 비트선에 연결된다.

커패시터의 셀 플레이트 전극은 기준전압에 연결되어 있으며 비트선은 센싱앰프의 입력단의 한 단자에 연결되어 있고, 다른 한쪽 단자는 기준전압에 연결된다.

정보는 액세스 트랜지스터가 동작상태(On-State)가 되면 비트선으로부터 소오스와 드레인 전극을 통하여 스토리지 커패시터에 저장된다.

한편 저장된 정보는 액세스 트랜지스터가 다시 동작상태로 되면 커패시터로부터 소오스와 드레인의 통로를 통하여 비트선에 전송되며 이 신호전압과 비트선의 기준전압을 비교하므로서 커패시터에 저장된 정보의 로직 상태를 파악하게 된다.

도 2는 종래의 디램 셀의 레이아웃도이다.

도 2에 도시한 바와같이, 반도체 기판(도면에 도시하지 않았음) 대각선 형태를 갖는 활성영역(1)이 일정간격을 갖고 복수개 형성되고, 상기 활성영역(1)과 사선 방향으로 교차되도록 일정간격을 갖는 워드 라인(2)이 복수개 형성된다. 이때 한개의 활성영역(1)에 두개의 워드라인(2)이 사선 방향으로 교차된다.

그리고 상기 워드라인(2)과 수직한 방향으로 상기 활성영역(1) 중앙에 콘택되어 비트라인(3)이 형성된다. 이때, 비트라인(3)에 있는 콘택은 상기 워드라인(2)과 연결하기 위한 것이다.

그러므로 하나의 활성영역(1)에 두개의 셀(Cell)이 형성되고, 활성영역(2)양가에 노드콘택(5)을 갖고 전하를 축전할 수 있는 스토리지 노드(Storage Node : 4)가 형성된다. 여기서 상기 스토리지 노드(4)의 구성은 직사각형을 모양을 가진 스토리지 노드와 실린더 모양으로 스토리지 노드를 둘러싸고 있는 필라(Pillar)로 이루어졌으며 상기 스토리지 노드(4) 상에 유전체와 플레이트(Plate)를 형성하여 USC(U-Shaped Capacitor)구조의 커패시터를 형성한다. 이때, 유전체막으로는 NO를 사용한다.

그러나 상기와 같은 종래의 반도체 메모리 소자에 있어서는 다음과 같은 문제점이 있었다.

스토리지 노드를 비트라인과 평행한 직사각형으로 형성하면 앞으로 단위면적당 셀 수가 증가 할수록 각 스토리지 노드의 면적이 점점 감소하므로 축전용량은 더욱 작아진다.

본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 스토리지 노드를 평행사변형 모양으로 형성하여 커패시터의 축전용량을 증가 시키는데 그 목적이 있다.

도 1은 일반적인 디램 셀을 회로도.

도 2는 종래의 디램 셀의 레이 아웃도.

도 3은 본 발명의 디램 셀의 레이 아웃도.

도 4a는 스토리지 노드의 면적을 설명하기 위한 평면도.

도 4b는 도 4a를 나타낸 그래프.

* 도면의 주요 부분에 대한 부호의 설명

30 : 활성영역, 31 : 워드라인, 32 : 비트라인, 33 : 스토리지 노드, 34 : 노드 콘택

이와같은 본 발명의 반도체 메모리 소자는 반도체 기판에 대각선 형태로 형성되는 활성영역과; 상기 활성영역과 사선 방향으로 교차하는 2개의 워드라인들과; 상기 2개의 워드라인 사이의 활성영역에 콘택되어 워드라인과 수직한 방향으로 형성되는 비트라인과; 상기 2개의 워드라인 양측의 활성영역에 선택되어 비트라인과 일정각을 가지고 평행사변형으로 형성되는 2개의 스토리지 노드들을 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 메모리 소자에 대하여 보다 상세히 설명하면 다음과 같다.

도 3은 본 발명의 디램 셀의 레이아웃도이다.

도 3에 도시한 바와같이, 반도체 기판(도면에 도시하지 않았음)에 대각선 형태를 갖는 활성영역(30)이 일정간격을 갖고 복수개 형성되고, 상기 활성영역(30)과 사선 방향으로 교차되도록 일정간격을 갖는 워드라인(31)이 복수개 형성된다. 이때 한개의 활성영역(30)에 두개의 워드라인(31)이 사선 방향으로 교차된다.

그리고 상기 두개의 워드라인(31)과 수직한 방향으로 상기 활성영역(30) 중앙에 콘택되어 비트라인(32)이 형성된다. 이때, 비트라인(32)에 있는 콘택은 상기 워드라인(31)과 연결하기 위한 것이다.

그러므로 하나의 활성영역(30)에 두개의 셀이 형성되고, 활성영역(30) 양가에 노드콘택(34)을 갖고 전하를 축전할 수 있는 스토리지 노드(33)가 형성된다. 여기서 상기 스토리지 노드(33)의 모양은 비트라인(32)에 대하여 90°-α만큼 기울어지는 평행사변형 구조로 형성된다.

따라서 스토리지 노드 (33)를 둘러싸고 있는 필라의 모양은 위에서 보면 평행사변형이다. 그리고 상기 스토리지 노드(33)상에 유전체막과 플레이트를 차례로 형성하여 USC구조의 커패시터가 형성된다.

도 4a는 본 발명의 스토리지 노드의 면적을 설명하기 위한 평면도이고, 도 4b는 도 4a를 나타낸 그래프이다.

도 4a에 도시한 바와 같이, 종래의 스토리지 노드(4)의 가로길이를 x, 세로길이를 y라 하며, 스토리지 노드간 사이를 d라 하고, 스토리지 노드간 피치(Pitch)를 p라고 한다. 이때 p=x+d 이다. 그리고 본 발명의 스토리지 노드(33)의 가로길이를 x', 세로길이를 y'라 하고, 스토리지 노드간 사이를 d'라 하며, 스토리지 노드의 사이각을 α라고 한다. 그러므로 p=x'+d'이다

여기서 종래의 스토리지 노드(4)의 면적을 A라고 하고, 둘레길이를 B라고 하면,

A=xy, B=2(x+y) 이다. ············· (수식 1)

그리고 스토리지 노드간 피치 p=x+d=x'+d'=2x이므로 본 발명의 스토리지 노드(33)의 가로길이 x'=2x-d'이며, d'=x/sinα이다.

그러므로 본 발명의 스토리지 노드(33)의 면적 A'라고 하고, 둘레길이를 b'라고 하면,

A'=x'y=xy(2-1/sinα), B'=4x-2x/sinα+2y/sinα이다.(단 30°＜α＜90°) ············· (수식 2)

즉, (수식 1)과 (수식 2)를 이용하여 각 스토리지 노드의 면적차와 둘레길이의 차를 구해보면,

A'-A=xy(1-1/sinα)이고, ············· (수식 3)

B'-B=2x(1-1/sinα)-2y(1-1/sinα) 이다. ···· (수식 4)

앞의 (수식3)과 (수식 4)를 이용하여 각 스토리지 노드의 총표면적의 차를 구해보면, (필라를 포함한 커패시터의 내외벽 높이의 합을 h라고 하고, 종래의 스토리지 노드의 총표면적을 C, 본 발명의 스토리지 노드의 총표면적 C'라 한다.)

C'-C=(h＊A'+B')-(h＊A+B)=(A'-A)+h(B'-B)=(2fx+xy-2hy)(1-1/sinα) 이다. ············· (수식 5)

여기서 (수식 5)가 0보다 크면 C'가 더 넓음을 뜻하며, 0°＜α＜90°인 조건에서 항상 음수인 (1-1/sinα)를 양변에 나누어 주면 부등호는 바뀌면서 다음식과 같아진다.

2hx+xy-2hy ＜ 0 즉, (x-2h)y ＜ -2hx (단 x≠2h) ······· (수식 6)

(수식 6)에서 (x-2h) ＞ 0에서는 y값이 음수로 나오므로 제외시키고, (x-2h) ＜ 0인 경우 즉, x ＜2h는 y ＞ -2hx / (x-2h)이다. 여기서 우측항을 (x-2h)로 나누면

y＞-4h²/(x-2h)-2h 이다.(단 0＜x＜2h, 30°＜α＜90°(여기서 30°는 d값에 따라 변한다.)) ············· (수식 7)

이는 0＜x＜2h의 조건에서 y값이 -4h²/(x-2h)-2h보다 크면 C' 총표면적은 C총표면적보다 넓음을 의미한다.

그러므로 스토리지 노드간 사이(d)를 고려하므로 생기는 스토리지 노드의 평면면적의 감소도 스토리지 노드를 평형사변형으로 만들어 줌으로써 총표면적이 최종적으로는 오히려 더 넓어짐을 알 수 있다. 또한 사잇각 α의 감소도 더욱 효과를 주며 스토리지 노드간 사이의 감소도 총표면적을 넓혀준다.

이상에서 설명한 바와같이 본 발명의 반도체 메모리 소자에 있어서는 다음과 같은 효과가 있다.

커패시터의 축전용량(Cs)은 스토리지 노드의 면적 / 스토리지 노드 사이간격과 비례하므로 면적이 증가할수록 커패시터의 용량은 증가한다.

그러므로 스토리지 노드를 평행사변형으로 형성하면 총표면적이 증가하여 축전용량은 증가한다.

Claims (3)

1. 반도체 기판에 대각선 형태로 형성되는 활성영역과; 상기 활성영역과 사선 방향으로 교차하는 2개의 워드라인들과; 상기 2개의 워드라인 사이의 활성영역에 콘택되어 워드라인과 수직한 방향으로 형성되는 비트라인과; 상기 2개의 워드라인 양측의 활성영역에 선택되어 비트라인과 일정각을 가지고 평행사변형으로 형성되는 2개의 스토리지 노드들을 포함하여 구성됨을 특징으로 하는 반도체 메모리 소자.
2. 제 1 항에 있어서, 상기 비트라인과 스토리지 노드가 좌·우로 90°-α만큼 기울어진 평행사변형으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
3. 제 2 항에 있어서, 상기 평행사변형의 사잇각은 0°＜α＜90°를 갖도록 형성되는 것을 특징으로 하는 반도체 메모리 소자.