JP2014232525A5 - - Google Patents
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- 命令を実行するプロセッサと、
揮発性メモリおよび不揮発性メモリを有するメインメモリと、
を有し、
前記メインメモリは、動作モードとして、前記プロセッサのアクセス要求が前記揮発性メモリに対して行われる第１の動作モードと、前記不揮発性メモリに対して行われる第２の動作モードを有し、
前記プロセッサの前記メインメモリへのアクセス要求、および前記揮発性メモリの使用領域の容量が監視され、前記監視結果に基づき前記メインメモリの前記動作モードが変更され、
前記第２の動作モードの実行中は、前記第１の動作モードよりも低い電源電圧を前記揮発性メモリに供給することで前記揮発性メモリに格納されたデータを保持することを特徴とする半導体装置。 - 命令を実行するプロセッサと、
揮発性メモリおよび不揮発性メモリを有するメインメモリと、
を有し、
前記メインメモリは、動作モードとして、前記プロセッサのアクセス要求が前記揮発性メモリに対して行われる第１の動作モードと、前記不揮発性メモリに対して行われる第２の動作モードを有し、
前記プロセッサの前記メインメモリへのアクセス要求、および前記揮発性メモリの使用領域の容量が監視され、前記監視結果に基づき前記メインメモリの前記動作モードが変更され、
前記第２の動作モードの実行中は、前記第１の動作モードよりも低い電源電圧を前記揮発性メモリに供給することで前記揮発性メモリに格納されたデータを保持する、または前記揮発性メモリへの電源電圧の供給を停止することを特徴とする半導体装置。 - 請求項１または２において、
前記揮発性メモリは、ＤＲＡＭであり、
前記第１の動作モードの実行中において、前記プロセッサの前記ＤＲＡＭへのアクセス要求の頻度が、前記ＤＲＡＭのリフレッシュレートよりも低い場合は、前記メインメモリの動作モードを前記第２の動作モードに変更することを特徴とする半導体装置。
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