CN105390478B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN105390478B
CN105390478B CN201510497228.0A CN201510497228A CN105390478B CN 105390478 B CN105390478 B CN 105390478B CN 201510497228 A CN201510497228 A CN 201510497228A CN 105390478 B CN105390478 B CN 105390478B
Authority
CN
China
Prior art keywords
alignment mark
semiconductor
semiconductor substrate
chip
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510497228.0A
Other languages
English (en)
Other versions
CN105390478A (zh
Inventor
高永权
金兑炯
金知晃
徐善京
赵泰济
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN105390478A publication Critical patent/CN105390478A/zh
Application granted granted Critical
Publication of CN105390478B publication Critical patent/CN105390478B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/50—Working by transmitting the laser beam through or within the workpiece
    • B23K26/53—Working by transmitting the laser beam through or within the workpiece for modifying or reforming the material inside the workpiece, e.g. for producing break initiation cracks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Oil, Petroleum & Natural Gas (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Laser Beam Processing (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Dicing (AREA)

Abstract

提供了半导体装置，所述半导体装置包括：第一半导体基板，第一划片线区和第一芯片区限定在第一半导体基板中；第一对准记号，位于第一半导体基板内部并且位于第一划片线区中，以与第一半导体基板的上侧分隔开；第二半导体基板，位于第一半导体基板上，第二划片线区和第二芯片区限定在第二半导体基板中；第二对准记号，位于第二半导体基板内部并且位于第二划片线区中，以与第二半导体基板的上侧分隔开，其中，第二半导体基板位于第一半导体基板上，使得第一对准记号的位置和第二对准记号的位置彼此对应。

Description

半导体装置
本申请基于并要求于2014年8月20日在韩国知识产权局提交的第10-2014-0108496号韩国专利申请的权益和优先权，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思的示例实施例涉及半导体装置以及用于制造半导体装置的方法。
背景技术
作为半导体集成电路的封装技术，三维(3D)多层技术可在减小电子元件的尺寸的同时提高封装密度并且可改善半导体集成电路的性能。使用这样的3D多层技术的封装件是堆叠有存储容量相同的多个芯片的封装件，并且通常称为堆叠封装件。在堆叠封装件中，可容易地增大数据存储容量，但随着堆叠的芯片的数量及其尺寸的增加，堆叠封装件具有不足的用于在封装件中的电连接的布线空间。
由于在堆叠封装件中的不足的布线空间，因此已经提出了使用穿透硅通孔(TSV)的结构，近来，已经使用了一种方法用于在半导体芯片中形成由导电材料制成的通过电极并且通过所述通过电极来电连接半导体芯片。
如果使用穿透电极，则能够结合精细间距I/O焊盘以使I/O焊盘的数量增加，能够通过形成多个I/O焊盘来改善信号传输速度，并且能够执行半导体芯片的3D设计以使半导体芯片自身的性能被进一步改善。
另一方面，穿透硅通孔(TSV)通过根据何时形成通孔来分类的先通孔工艺、中通孔工艺和后通孔工艺而形成。这里，“后通孔工艺”是用于在已经完成晶片制造的晶片状态下形成通孔的方法的通用技术，后通孔工艺被进一步划分成两道工艺：从前面的后通孔和从背面的后通孔。
从背面的后通孔因为它可减小通孔间距并且具有低成本的简单工艺和高自由度而已经被主要使用。
然而，用于形成通孔的掩模图案在从背面的后通孔期间形成在晶片的背面上，在这种情况下，在通过掩模图案暴露的晶片背面部分与形成在晶片的前面部分上的焊盘之间可能会发生未对准。如果发生这样的未对准，则从晶片的背面部分形成的通孔不能形成为使形成在晶片的前面上的焊盘暴露，结果，形成在通孔中的穿透电极不能被电连接到半导体芯片。
发明内容
本发明构思的示例实施例涉及半导体装置及其制造方法。
通过本发明构思的示例实施例将解决的一个目标是用于提供用于制造半导体装置的方法，所述半导体装置利用激光在芯片中形成对准标记以在针对晶片执行背面对准工艺时简化背面对准工艺并提高工艺精度。具体地，在针对晶片的背面对准工艺中，与使用光刻工艺的情况相比，可大大地减少加工步骤，因此可降低加工成本。
通过本发明构思的示例实施例将解决的另一目标是用于提供半导体装置，其中，利用激光在芯片中形成对准标记以简化针对晶片的背面对准工艺并提高工艺精度。
在本发明构思的示例实施例的一个方面，提供了一种半导体装置，所述半导体装置包括：第一半导体基板，第一划片线区和第一芯片区限定在第一半导体基板中；第一对准记号，位于第一半导体基板内部并且位于第一划片线区中，以与第一半导体基板的上侧分隔开；第二半导体基板，位于第一半导体基板上，第二划片线区和第二芯片区限定在第二半导体基板中；第二对准记号，位于第二半导体基板内部并且位于第二划片线区中，以与第二半导体基板的上侧分隔开，其中，第二半导体基板位于第一半导体基板上，使得第一对准记号的位置和第二对准记号的位置彼此对应。
第一半导体基板和第二半导体基板可包括硅。
第一对准记号和第二对准记号可处于非晶态。
第一对准记号和第二对准记号可分别通过用激光照射第一半导体基板和第二半导体基板来形成。
半导体装置还可包括在第一半导体基板的面对第二半导体基板的一侧上的第三对准记号。
第三对准记号可形成在与第一对准记号的位置对应的位置中。
第三对准记号的轮廓可位于第一对准记号的轮廓内并且距第一对准记号的轮廓大约3.75μm。
半导体装置还可包括位于第二芯片区的第二半导体基板内部的电路结构。
半导体装置还可包括位于第二芯片区的第二半导体基板内部的穿透通孔结构。
第一对准记号或第二对准记号可以以十字的形式来成形。
在本发明构思的示例实施例的另一方面，提供了一种半导体装置，所述半导体装置包括：半导体芯片，包括划片线区；第一对准记号，位于半导体芯片内部并且位于划片线区中，以与半导体芯片的上侧分隔开。
在本发明构思的示例实施例的又一方面，提供了一种用于制造半导体装置的方法，所述方法包括：准备限定有划片线区和芯片区的半导体基板；通过用光束照射划片线区在半导体基板中和在划片线区中形成第一对准记号，以与半导体基板的上侧分隔开。
半导体装置还可包括在与第一对准记号的位置对应的位置中并且在半导体芯片的下侧上的第二对准记号，其中，所述下侧和所述上侧彼此相对。
半导体芯片可包括硅。
半导体芯片可处于结晶态，第一对准记号可处于非晶态。
第一对准记号可以以十字的形式来成形。
第二对准记号的轮廓可位于第一对准记号的轮廓内并且距第一对准记号的轮廓大约3.75μm。
根据示例实施例，一种半导体装置包括：半导体层，包括界定至少一个芯片区的一侧的至少一个划片线区；对准记号，位于半导体层内，以与半导体层的其上将形成半导体芯片的第一表面分隔开。
半导体层的固态可不同于对准记号的固态。
对准记号的固态可为结晶、多晶或非晶。
根据另外其他示例实施例，一种形成半导体装置的方法包括下述步骤：提供包括相邻的芯片区的半导体基板；通过改变半导体基板的在相邻的芯片区之间的部分的固态，在半导体基板内形成对准记号。
改变半导体基板的所述部分的固态的步骤可包括对半导体基板的所述部分进行照射或退火。
半导体基板的在相邻的芯片区之间的部分的固态可与半导体基板的剩余部分的固态不同。
半导体基板可包括划片线区，对准记号的位置可与划片线区对应。
在半导体基板内形成对准记号的步骤可包括照射划片线区。形成对准记号的步骤可包括使用激光。
所述方法还可包括执行切割工艺，其中，切割工艺包括去除对准记号的一部分，使得相邻的芯片区被分离。
附图说明
通过下面结合附图进行的详细描述，示例实施例将被更清楚地理解。图1-16表示如在这里所描述的非限制性的示例实施例。
图1是示意性地示出根据本发明构思的示例实施例的用于制作对准记号的设备的视图；
图2是示意性地示出根据本发明构思的示例实施例的其上形成有对准记号的晶片的横截面的视图；
图3是顺序地示出根据本发明构思的示例实施例的使用对准记号形成半导体封装件的工艺的流程图；
图4是根据本发明构思的示例实施例的半导体装置的示意性剖视图；
图5是示出对准记号的形状的平面图；
图6是解释形成有对准记号的区域的视图；
图7是根据本发明构思的其他示例实施例的半导体装置的示意性剖视图；
图8是解释形成有对准记号的区域的视图；
图9是根据本发明构思的另外其他示例实施例的半导体装置的示意性剖视图；
图10是根据本发明构思的另外其他示例实施例的半导体装置的示意性剖视图；
图11是顺序地示出根据本发明构思的示例实施例的用于制造半导体装置的方法的流程图；
图12是顺序地示出根据本发明构思的其他示例实施例的用于制造半导体装置的方法的流程图；
图13是顺序地示出根据本发明构思的另外其他示例实施例的用于制造半导体装置的方法的流程图；
图14是根据本发明构思的示例实施例制造的包括半导体装置的电子系统的框图；
图15和图16是示出根据本发明构思的一些示例实施例制造的半导体装置可应用于的半导体系统的平面图和透视图。
具体实施方式
现在将参照示出了一些示例实施例的附图更充分地描述各种示例实施例。然而，出于描述示例实施例的目的，在这里公开的特定结构和功能细节仅是代表性的。因此，发明可以以许多替代形式来实施并且不应被解释为仅局限于在这里阐述的示例实施例。因此，应理解的是，不意图将示例实施例限制为所公开的具体形式，而是相反，示例实施例将用于涵盖落入范围内的所有修改、等同物和替代物。
在附图中，为了清楚起见，可夸大层和区域的厚度，在所有对附图的描述中同样的标号表示同样的元件。
虽然可在这里使用术语第一、第二等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一个区分开。例如，在不脱离示例实施例的范围的情况下，第一元件可被称为第二元件，类似地，第二元件可被称为第一元件。如在这里使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。
将理解的是，如果元件被称为“连接”或“结合”到另一元件，则该元件可直接连接或结合到所述另一元件，或者可存在中间元件。相反，如果元件被称为“直接连接”或“直接结合”到另一元件，则不存在中间元件。用于描述元件之间的关系的其他词汇应该以同样的方式来解释(例如，“在……之间”与“直接在……之间”相对，“与……相邻”与“直接与……相邻”相对等)。
在这里使用的术语仅出于描述具体实施例的目的且不意图限制示例实施例。除非上下文另外清楚地指示，否则如在这里使用的，单数形式“一个(种)”、和“该(所述)”也意图包括复数形式。还将理解的是，如果在这里使用术语“包括”和/或“包含”，则说明存在所述的特征、整体、步骤、操作、元件和/或组件，而不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
为了易于描述，这里可使用空间相对术语(例如，“在……之下”、“在……下面”、“下”、“在……上面”和“上”等)来描述如附图中所示的一个元件或特征与另一元件或特征之间的关系。将理解的是，除了在附图中描绘的方位之外，空间相对术语还意图包括装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其他元件或特征“下面”或“之下”的元件随后将被定位为“在”所述其他元件或特征“上面”。因此，术语“在……下面”可包括“在……上面”和“在……下面”两种方位。装置可被另外定位(旋转90度或者在其他方位观察或参照)，并应相应地解释这里使用的空间相对描述符。
这里参照作为理想化的实施例(和中间结构)的示意图的剖视图来描述示例实施例。如此，由于例如制造技术和/或公差而引起的示图的形状的变化可以是预期的。因此，示例实施例不应被解释为局限于在这里示出的区域的具体形状，而是可包括例如由制造引起的在形状方面的偏差。例如，示出为矩形的注入区可具有圆形或弯曲的特征和/或在其边缘处的(例如，注入浓度的)梯度，而不是从注入区到非注入区的突变。同样地，由注入形成的埋区可导致在埋区与注入通过其可发生的表面之间的区域中的一些注入。因此，在附图中示出的区域实际上是示意性的，它们的形状不必示出装置的区域的实际形状并且不限制范围。
还应注意的是，在一些可选择的实施中，标记的功能/动作可不按附图中标记的顺序而发生。例如，连续示出的两幅附图根据涉及的功能/动作可实际上大致同时执行或者可有时以颠倒的顺序来执行。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确这样定义，否则术语(诸如在通用词典中定义的术语)应被解释为具有与相关领域的背景中的它们的意思一致的意思，并且将不以理想或过度正式的意义来解释。
虽然可不示出一些剖视图的相应的平面图和/或透视图，但是这里示出的装置结构的剖视图对沿如将在平面图中示出的两个不同方向和/或沿如将在透视图中示出的三个不同方向延伸的多个装置结构提供支持。两个不同的方向可以或可以不彼此正交。三个不同的方向可包括可与两个不同的方向正交的第三方向。所述多个装置结构可集成在同一电子装置中。例如，当装置结构(例如，存储单元结构或晶体管结构)示出在剖视图中时，如将通过电子装置的平面图示出的电子装置可包括多个装置结构(例如，存储单元结构或晶体管结构)。所述多个装置结构可以按照阵列和/或按照二维图案来布置。
为了更具体地描述示例实施例，将参照附图详细地描述各种特征。然而，描述的示例实施例不限于此。
本发明构思的示例实施例涉及半导体装置和用于制造半导体装置的方法。
以下，将描述使用激光在晶片的划片线上形成对准记号的半导体装置。根据本发明构思的示例实施例，通过在WSS(晶片支撑系统，Wafer Support System)工艺中采用激光工艺来简化背面对准工艺，并且可在背面焊盘工艺中形成自对准标记。因此，可提高对准精度，并且可减小加工成本。此外，根据激光布置，可在TWS(薄晶片切割，Thin Wafer Sawing)工艺中执行GAL(层后研磨，Grinding After Layer)工艺。
图1是示意性地示出根据本发明构思的示例实施例的用于制作对准记号的设备的视图，图2是示意性地示出根据本发明构思的示例实施例的其上形成有对准记号的晶片的横截面的视图。图3是顺序地示出根据本发明构思的示例实施例的使用对准记号形成半导体封装件的工艺的流程图。
参照图1和图2，将描述根据本发明构思的示例实施例的用于制作对准记号的设备。
参照图1和图2，针对限定有划片线区SR和芯片区CR的晶片W，使用激光L在划片线区SR的晶片W内部(或之内)形成对准记号AM。
多个半导体芯片形成在晶片W上。即，半导体芯片形成在多个芯片区CR上，隔开多个半导体芯片的区域是划片线区SR。为了在一个晶片W上形成最大数量的半导体芯片，多个半导体芯片可形成为例如按照矩阵形式来布置。在随后的工艺中，切割划片线区SR以使多个半导体芯片彼此分离。
在这种情况下，形成在划片线区SR中的对准记号AM可被部分地去除，但与芯片区CR相邻地形成的对准记号AM可以保留而不被去除。
在相关技术中，对于背面对准工艺，执行光刻工艺，通过执行蚀刻工艺来形成凹进，形成的凹进被用作对准标记。在这种情况下，增加了加工步骤，并且增加了加工时间和成本。根据本发明构思的示例实施例，为了解决这个问题，不在晶片的背面上形成单独的对准标记，而在半导体基板的内部形成对准记号。形成的对准记号可用作在背面对准工艺中的对准标记。
即，对准记号可使用半导体基板与形成在半导体基板内部的对准记号之间的在照度和亮度方面的识别差异而用作对准标记。
使用这个方法，可简化背面对准工艺，可改善对准工艺的精度，并且可减少加工时间和成本。
参照图1和图2，可使用聚焦透镜FL聚焦激光L，对准记号AM可通过调节激光L的强度而形成在划片线区SR的晶片W的内部。在这种情况下，对准记号AM可形成为与晶片的前面或背面分隔开，并且可形成在与晶片W的背面分隔开大约40μm的位置中。
在执行TWS(薄晶片切割)工艺以减小在随后工艺中的晶片W的厚度的情况下，可使用GAL(层后研磨)工艺。然而，为此，需要保证晶片(W)处理边缘。
参照图3，示意性地示出了根据本发明构思的示例实施例的使用对准记号形成半导体封装件的工艺。首先，通过激光(L)扫描工艺，在划片线区SR的晶片W内部形成对准记号AM(S10)。
在这种情况下，对准记号AM是用于将包括在晶片W中的半导体材料的一部分变成非晶态，可通过保证工艺余量而按照各种方式来形成对准记号AM的形状。例如，可以以十字(+)形状来形成对准记号AM。此外，可以以诸如“L”形状、“H”形状和“U”形状的各种形状来形成对准记号AM。
然后，执行背面研磨工艺(S20)。例如，可在与晶片W的背面分隔开大约40μm的位置中形成对准记号AM，并且可以对晶片W的背面进行研磨以保证工艺余量，使得不暴露对准记号AM。
在这种情况下，可通过将晶片W附着于晶片载体来研磨晶片W的背面。通过这样的研磨工艺，对准记号AM与晶片W之间的在照度和亮度方面的识别差异可清楚地出现。
此外，通过背面研磨工艺，可暴露形成在芯片区CR中的穿透通过(TSV)电极(S30)。为了防止对准记号AM随着穿透通过(TSV)电极被暴露而暴露，可将对准记号AM形成为比穿透通过(TSV)电极的形成深度浅(例如，对准记号AM可形成为使得对准记号AM位于在穿透通过(TSV)电极形成所沿的深度方向上的中间深度处)。
在使用从晶片的背面的后通孔工艺的情况下，可使用根据本发明构思的示例实施例形成的对准记号AM来蚀刻晶片W的背面以形成穿透通孔，并且可在穿透通孔中形成穿透通过电极。
利用在晶片W的划片线区SR中形成的对准记号AM，可减少或防止在从背面形成的穿透通过电极与形成在晶片W的前面上的焊盘之间的未对准。
通过这样，从晶片W的背面形成的穿透通孔可暴露形成在晶片W的前面上的焊盘，因此形成在穿透通孔中的穿透通过电极可电连接到半导体芯片以改善在形成半导体封装件的情况下的产品的可靠性。
然后，在晶片W的背面上形成用于形成半导体封装件的背面焊盘(S40)。背面焊盘可在安装有结合凸起(例如，焊料球)的位置中以与另一半导体芯片电连接。
然后，将一个半导体芯片和另一半导体芯片彼此电连接，通过执行底部填充(underfill)工艺来形成半导体封装件(S50)。通过底部填充工艺，彼此面对的半导体芯片通过注入密封剂而彼此堆叠，从而在彼此面对的半导体芯片之间的空间中不产生孔隙。通过该工艺，可形成具有3D多层结构的半导体封装件。
在堆叠多个半导体芯片的情况下，可使用如上所述的对准记号AM来防止半导体芯片之间的未对准。可在用于每个半导体芯片的划片线区SR中形成对准记号AM，可使用对准记号AM来执行对准工艺。
然后，通过封装工艺来形成半导体封装件(S60)。
图4是根据本发明构思的示例实施例的半导体装置的示意性剖视图。图5是示出对准记号的形状的平面图，图6是解释形成有对准记号的区域的视图。
参照图4，根据本发明构思的示例实施例的半导体装置1包括第一半导体基板100、第一对准记号AM1、第二半导体基板200、第二对准记号AM2以及结合凸起310、320和330。
在第一半导体基板100中，限定有第一划片线区SR1和第一芯片区CR1。第一半导体基板100可以是例如形成有穿透通孔结构TSV1和电路结构CS1的半导体芯片。第一半导体基板100可以是例如首先安装在基体基板上以形成半导体封装件的半导体芯片。这里，半导体芯片可以是以各种方式使用的集成电路(IC)芯片。
第一半导体基板100可包括硅(Si)，但本发明构思的示例实施例不限于此。例如，第一半导体基板100可由从包括Si、Ge、SiGe、GaP、GaAs、SiGeC、InAs和InP的组中选择的至少一种半导体材料制成。此外，在本发明构思的一些示例实施例中，第一半导体基板100可由SOI(绝缘体上硅)制成。
第一对准记号AM1形成在第一划片线区SR1的第一半导体基板100的内部以与第一半导体基板100的上侧102分隔开。此外，第一对准记号AM1形成在第一划片线区SR1的第一半导体基板100的内部以与第一半导体基板100的下侧101分隔开。
即，因为第一对准记号AM1利用激光工艺形成在第一划片线区SR1的第一半导体基板100的内部，所以可在不对第一半导体基板100的表面产生影响的情况下形成第一对准记号AM1。第一对准记号AM1的形成是使得第一半导体基板100的一部分处于非晶态。因为第一半导体基板100以结晶态存在而第一对准记号AM1处于非晶态，所以由于在随后工艺中它们之间的在照度和亮度方面的识别差异而可使第一对准记号用作对准标记。
虽然根据在这里描述的示例实施例，半导体基板处于结晶态而对准记号处于非晶态，但是本领域普通技术人员将理解的是，示例实施例不限于此。即，对准记号和半导体基板可处于其他固态，只要利用半导体基板与形成在半导体基板的内部的对准记号之间在照度和亮度方面的识别差异而可使对准记号用作对准标记即可。例如，在切割工艺(下面描述)之前，半导体基板可处于多晶态或非晶态，对准记号可处于结晶态。在切割工艺之后，可执行退火或照射工艺以使半导体基板转换成结晶态。
在切割第一划片线区SR1的工艺中，可去除第一对准记号AM1的一部分，而与第一芯片区CR1相邻地形成的第一对准记号AM1可以保留而不被去除。
第二半导体基板200安装在第一半导体基板100上。在第二半导体基板200中，限定有第二划片线区SR2和第二芯片区CR2。第二半导体基板200可以是例如形成有穿透通孔结构TSV2和电路结构CS2的半导体芯片。第二半导体基板200可以是例如安装在第一半导体基板100上以形成半导体封装件的半导体芯片。这里，半导体芯片可以是以各种方式使用的集成电路(IC)芯片。
第二半导体基板200可包括硅(Si)，但本发明构思的示例实施例不限于此。例如，第二半导体基板200可由从包括Si、Ge、SiGe、GaP、GaAs、SiGeC、InAs和InP的组中选择的至少一种半导体材料制成。此外，在本发明构思的一些示例实施例中，第二半导体基板200可由SOI(绝缘体上硅)制成。
第二半导体基板200可形成为在一个晶片上与第一半导体基板100分离。即，因为多个半导体芯片形成在一个晶片上，所以第二半导体基板200和第一半导体基板100可以是形成在一个晶片上然后在划片线切割工艺中彼此分离的半导体芯片。
第二对准记号AM2形成在第二划片线区SR2的第二半导体基板200的内部以与第二半导体基板200的上侧202分隔开。此外，第二对准记号AM2形成在第二划片线区SR2的第二半导体基板200的内部以与第二半导体基板200的下侧201分隔开。
即，因为第二对准记号AM2利用激光工艺形成在第二划片线区SR2的第二半导体基板200的内部，所以可在不对第二半导体基板200的表面产生影响的情况下形成第二对准记号AM2。第二对准记号AM2的形成是使得第二半导体基板200的一部分处于非晶态。因为第二半导体基板200以结晶态存在且第二对准记号AM2处于非晶态，所以由于在随后工艺中它们之间的在照度和亮度方面的识别差异而可使第二对准记号用作对准标记。
在切割第二划片线区SR2的工艺中，可去除第二对准记号AM2的一部分，而与第二芯片区CR2相邻地形成的第二对准记号AM2可以保留而不被去除。
第二半导体基板200可安装在第一半导体基板100上，使得第二对准记号AM2与第一对准记号AM1的位置对应。即，当在半导体封装工艺中第二半导体基板200安装在第一半导体基板100时，第一对准记号AM1和第二对准记号AM2可用作对准标记。
结合凸起310、320和330形成为使第一半导体基板100和第二半导体基板200彼此电连接。结合凸起310、320和330可以是例如焊料球或导电凸起，但本发明构思的示例实施例不限于此。
图5示出对准记号的形状。形成在晶片的划片线区中的对准记号AM可为十字(+)形状。然而，本发明构思的示例实施例不限于此。对准记号AM可以是诸如“L”形状、“H”形状和“U”形状的各种形状。
通过在激光工艺中保证工艺余量，对准记号AM可以以用户所预期的目标形状形成在晶片的划片线区中。在以各种形状形成对准记号AM时，对准记号AM可形成为具有与划片线区的宽度最大地接近的宽度，从而即使在划片线区被切断之后，剩余的对准记号AM也可用在对准工艺中。
图6示出形成有对准记号的位置。图6示出在晶片W上的四个半导体芯片SC1、SC2、SC3和SC4。划片线区形成为分别隔开四个半导体芯片SC1、SC2、SC3和SC4，对准记号AM可形成在晶片角部的边缘部分上。然而，本发明构思的示例实施例不限于此。为了方便，可改变形成有对准记号AM的位置。
在沿划片线区切割半导体芯片之后，划片线区的一部分可继包括有半导体芯片的芯片区之后保留，包括在划片线区中的对准记号AM可单独保留。
以下，将描述根据本发明构思的其他示例实施例的半导体装置。
图7是根据本发明构思的其他示例实施例的半导体装置的示意性剖视图，图8是解释形成有对准标记的区域的视图。
为了便于解释，将省略与如上所述的在图4中示出的根据本发明构思的示例实施例的半导体装置的部分基本上相同的部分的解释。
参照图7，根据本发明构思的其他示例实施例的半导体装置2包括第一半导体基板100、第一对准记号AM1、第二半导体基板200、第二对准记号AM2、第三对准记号AM3和结合凸起310、320、330。
第一半导体基板100、第一对准记号AM1、第二半导体基板200、第二对准记号AM2和结合凸起310、320、330与上面描述的那些基本上相同。
第三对准记号AM3可形成在第一半导体基板100的一侧102上。在这种情况下，第三对准记号AM3可形成在与第一对准记号AM1对应的位置中。
即，第三对准记号AM3可形成为在后续工艺中容易掌握第一对准记号AM1的形状和位置。
图8示出形成有第三对准记号AM3的位置。第三对准记号AM3可形成为使得第三对准记号AM3的轮廓位于距与第一对准记号AM1对应的轮廓大约3.75μm的范围内。
当从外部识别通过激光工艺形成的第一对准记号AM1时，识别区AM_R的误差范围为大约3.75μm。这个值是根据实验的结果确定的值并且指示可在背面对准工艺中识别第一对准记号AM的误差范围。
因为第三对准记号AM3形成在第一半导体基板100的面对第二半导体基板200的一侧102上，所以可第三对准记号AM3在随后的工艺中用作对准标记。
图9是根据本发明构思的另外其他示例实施例的半导体装置的示意性剖视图。
为了便于解释，将省略与如上所述的在图4中示出的根据本发明构思的示例实施例的半导体装置的部分基本上相同的部分的解释。
参照图9，根据本发明构思的另外其他示例实施例的半导体装置3包括半导体芯片SC和第四对准记号AM4。
在半导体芯片SC中，限定有划片线区SR和芯片区CR。半导体芯片SC可为在半导体产品中使用的各种集成电路(IC)芯片中的一种。
半导体芯片SC可包括作为半导体基板的半导体材料。具体地，半导体芯片SC可包括硅(Si)，但本发明构思的示例实施例不限于此。例如，半导体芯片SC可由从包括Si、Ge、SiGe、GaP、GaAs、SiGeC、InAs和InP的组中选择的至少一种半导体材料制成。此外，半导体芯片SC可由SOI(绝缘体上硅)制成。
第四对准记号AM4形成在划片线区SR的半导体芯片SC的内部以与半导体芯片SC的上侧分隔开。此外，第四对准记号AM4形成在划片线区SR的半导体芯片SC的内部以与半导体芯片SC的下侧分隔开。
因为第四对准记号AM4利用激光工艺形成在划片线区SR的半导体芯片SC的内部，所以可在不对半导体芯片SC的表面产生影响的情况下形成第四对准记号AM4。第四对准记号AM4的形成是使得半导体芯片SC的一部分处于非晶态。因为半导体芯片SC的半导体材料以结晶态存在而第四对准记号AM4处于非晶态，所以由于在随后工艺中它们之间的在照度和亮度方面的识别差异而可使第四对准记号用作对准标记。
在切割划片线区SR的工艺中，可去除第四对准记号AM4的一部分，而与芯片区CR相邻地形成的第四对准记号AM4可以保留而不被去除。因此，第四对准记号可用作对准标记。
形成在晶片的划片线区中的对准记号可为十字(+)形状。通过切割划片线区的工艺去除对准记号的一部分，第四对准记号AM4的形状保留。然而，在本发明构思的示例实施例中。对准记号的形状不限于此。对准记号可以是诸如“L”形状、“H”形状和“U”形状的各种形状。
图10是根据本发明构思的另外其他示例实施例的半导体装置的示意性剖视图。
为了便于解释，将省略与如上所述的在图4中示出的根据本发明构思的示例实施例的半导体装置的部分基本上相同的部分的解释。
参照图10，根据本发明构思的另外其他示例实施例的半导体装置4包括半导体芯片SC、第四对准记号AM4和第五对准记号AM5。
半导体芯片SC和第四对准记号AM4与上面描述的那些基本上相同。
第五对准记号AM5可形成在半导体芯片SC的一侧上，具体地，形成在与形成有第四对准记号AM4的位置对应的位置中。第五对准记号AM5可形成为在随后的工艺中容易掌握第四对准记号AM4的形状和位置。
第五对准记号AM5可形成为使得第五对准记号AM5的轮廓位于距与第四对准记号AM4对应的轮廓大约3.75μm的范围内。
当从外部识别通过激光工艺形成的第五对准记号AM5时，识别区的误差范围为大约3.75μm。这个值是根据实验的结果确定的值并且指示可在背面对准工艺中识别第五对准记号AM5的误差范围。
因为第五对准记号AM5形成在半导体芯片SC的上侧上，所以第五对准记号AM5可在随后的工艺中用作对准标记。
以下，将描述根据本发明构思的示例实施例的用于制造半导体装置的方法。
图11是顺序地示出根据本发明构思的示例实施例的用于制造半导体装置的方法的流程图。
参照示出了根据本发明构思的示例实施例的用于制造半导体装置的方法的图11，首先准备限定有划片线区SR和芯片区CR的半导体基板S(S100)。
半导体基板S可包括硅(Si)，例如，半导体基板S可由从包括Si、Ge、SiGe、GaP、GaAs、SiGeC、InAs和InP的组中选择的至少一种半导体材料制成。此外，半导体基板S可由SOI(绝缘体上硅)制成。
在半导体基板S的芯片区CR中，例如，可形成穿透通孔结构或电路结构。即，半导体基板S可为在各种种类的半导体产品中使用的半导体芯片。这里，半导体芯片可为集成电路(IC)芯片。
然后，通过用光束照射划片线区SR，在划片线区SR的半导体基板S的内部形成第一对准记号AM1以与半导体基板S的上侧或下侧分隔开(S110)。这里，光束可为激光束。
因为第一对准记号AM1利用激光工艺形成在划片线区SR的半导体基板S的内部，所以可在不对半导体基板S的表面产生影响的情况下形成第一对准记号AM1。
第一对准记号AM1的形成是用于使得半导体基板S的一部分处于非晶态。因为半导体基板S的其他部分以结晶态存在而第一对准记号AM1处于非晶态，所以由于它们之间的在照度和亮度方面的识别差异而可使第一对准记号用作对准标记。
具体地，在切割划片线区SR的工艺中，可去除第一对准记号AM1的一部分，而与芯片区CR相邻地形成的第一对准记号AM1可在不被去除的情况下保留。
第一对准记号AM1可为十字(+)形状，但本发明构思的示例实施例不限于此。第一对准记号AM1可以是诸如“L”形状、“H”形状和“U”形状的各种形状。
图12是顺序地示出根据本发明构思的其他示例实施例的用于制造半导体装置的方法的流程图。
为了便于解释，将省略与在如上所述的根据本发明构思的示例实施例的用于制造半导体装置的方法中的部分基本上相同的部分的解释。
参照示出根据本发明构思的其他示例实施例的用于制造半导体装置的方法的图12，首先准备限定有划片线区SR和芯片区CR的半导体基板S(S100)。然后，通过用光束照射划片线区SR，在划片线区SR的半导体基板S的内部形成第一对准记号AM1以与半导体基板S的上侧或下侧分隔开(S110)。
然后，在半导体基板S的下侧上形成第二对准记号AM2，具体地，在与第一对准记号AM1对应的位置中形成第二对准记号AM2(S120)。
可在半导体基板S的下侧上形成第二对准记号AM2。在半导体基板S的内部形成第一对准记号AM1之后，可执行背面研磨工艺，并且可在半导体基板S的下侧上形成第二对准记号AM2。
第二对准记号AM2可形成在与第一对准记号AM1对应的位置中，并且可用于在随后的工艺中容易地掌握第一对准记号AM1的形状和位置。
图13是顺序地示出根据本发明构思的另外其他示例实施例的用于制造半导体装置的方法的流程图。
为了便于解释，将省略与在如上所述的根据本发明构思的示例实施例的用于制造半导体装置的方法中的部分基本上相同的部分的解释。
参照示出根据本发明构思的另外其他示例实施例的用于制造半导体装置的方法的图13，首先准备限定有划片线区SR和芯片区CR的半导体基板S(S100)。然后，通过用光束照射划片线区SR，在划片线区SR的半导体基板S的内部形成第一对准记号AM1以与半导体基板S的上侧或下侧分隔开(S110)。
然后，在半导体基板S的下侧上形成第二对准记号AM2，具体地，在与第一对准记号AM1对应的位置中形成第二对准记号AM2(S120)。
然后，在芯片区CR的半导体基板S的内部形成电路结构或穿透通孔结构(S130)。
形成在半导体基板S的内部的电路结构可用于执行半导体芯片的操作，穿透通孔结构可在形成半导体封装件时用于电连接其他半导体芯片。
根据加工顺序，例如，在形成第一对准记号AM1或第二对准记号AM2之前，可形成电路结构或穿透通孔结构。
图14是根据本发明构思的一些示例实施例的包括半导体装置的电子系统的框图。
参照图14，根据本发明构思的示例实施例的电子系统4100可包括控制器4110、输入/输出(I/O)装置4120、存储器4130、接口4140和总线4150。
控制器4110、I/O装置4120、存储器4130和/或接口4140可通过总线4150彼此结合。总线4150与数据传输所通过的路径对应。
控制器4110可包括微处理器、数字信号处理器、微控制器和可执行类似功能的逻辑元件中的至少一种。
I/O装置4120可包括小键盘、键盘和显示装置。
存储器4130可存储数据和/或命令。
接口4140可起着将数据传输到通信网络或从通信网络接收数据的作用。接口4140可以是有线型或无线型。例如，接口4140可包括天线或者有线/无线收发器。
虽然未示出，但电子系统4100还可包括高速DRAM和/或SRAM作为用于改善控制器4110的操作的操作存储器。根据本发明构思的示例实施例的半导体装置可设置在存储器4130的内部或者可设置为控制器4110或I/O装置4120的一部分。
电子系统4100可应用于PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡或可在无线环境中发送和/或接收信息的所有电子装置。
图15和图16是示出根据本发明构思的一些示例实施例制造的半导体装置可应用于的半导体系统的平面图和透视图。
图15示出平板PC，图16示出笔记本PC。可在平板PC或笔记本PC中使用根据本发明构思的示例实施例制造的半导体装置。对于本领域技术人员明显的是，甚至可将根据本发明构思的一些示例实施例制造的半导体装置应用于未作为例子的其他集成电路装置。
虽然出于说明的目的已经描述了本发明构思的优选的示例实施例，但是本领域技术人员将理解的是，在不脱离如在权利要求所披露的本公开的范围和精神的情况下，能够进行各种修改、添加和替代。

Claims (15)

1.一种半导体装置，所述半导体装置包括：
第一半导体基板，第一划片线区和第一芯片区限定在第一半导体基板中，在第一芯片区中的第一穿透通过电极穿透第一半导体基板；
第一对准记号，位于第一半导体基板内部并且位于第一划片线区中，以与第一半导体基板的上侧和下侧分隔开并且形成为比第一穿透通过电极的深度浅；
第二半导体基板，位于第一半导体基板上，第二划片线区和第二芯片区限定在第二半导体基板中，在第二芯片区中的第二穿透通过电极穿透第二半导体基板；
第二对准记号，位于第二半导体基板内部并且位于第二划片线区中，以与第二半导体基板的上侧和下侧分隔开并且形成为比第二穿透通过电极的深度浅；以及
第三对准记号，位于第一半导体基板的面对第二半导体基板的一侧上并且形成在与第一对准记号的位置对应的位置中以在后续工艺中掌握第一对准记号的形状和位置，
其中，第一对准记号在后通孔工艺期间用于从第一半导体基板的与其上形成有第一焊盘的一侧相对的另一侧形成与所述第一焊盘对准的第一穿透通过电极，第二对准记号在后通孔工艺期间用于从第二半导体基板的与其上形成有第二焊盘的一侧相对的另一侧形成与所述第二焊盘对准的第二穿透通过电极，
其中，第二半导体基板位于第一半导体基板上，使得第一对准记号的位置和第二对准记号的位置彼此对应且所述第一焊盘与所述第二焊盘彼此面对。
2.如权利要求1所述的半导体装置，其中，第一半导体基板和第二半导体基板包括硅。
3.如权利要求2所述的半导体装置，其中，第一对准记号和第二对准记号处于非晶态。
4.如权利要求3所述的半导体装置，其中，第一对准记号是通过用激光照射第一半导体基板形成的，第二对准记号是通过用激光照射第二半导体基板形成的。
5.如权利要求1所述的半导体装置，其中，第三对准记号的轮廓位于第一对准记号的轮廓内并且距第一对准记号的轮廓大约3.75μm。
6.如权利要求1所述的半导体装置，所述半导体装置还包括：
电路结构，位于第二芯片区的第二半导体基板内部。
7.如权利要求1所述的半导体装置，其中，第一对准记号或第二对准记号以十字的形式成形。
8.一种半导体装置，所述半导体装置包括：
半导体芯片，包括划片线区和芯片区，在芯片区中的穿透通过电极穿透半导体芯片；
第一对准记号，位于半导体芯片内部并且位于划片线区中，以与半导体芯片的背面和前面分隔开且形成为比穿透通过电极的深度浅；以及
第二对准记号，位于半导体芯片的前面上并且位于与第一对准记号的位置对应的位置中以在后续工艺中掌握第一对准记号的形状和位置，其中，所述前面和所述背面彼此相对，
其中，第一对准记号在后通孔工艺期间用于从半导体芯片的与其上形成有焊盘的前面相对的背面形成与所述焊盘对准的穿透通过电极。
9.如权利要求8所述的半导体装置，其中，半导体芯片包括硅。
10.如权利要求9所述的半导体装置，其中，半导体芯片处于结晶态，第一对准记号处于非晶态。
11.如权利要求8所述的半导体装置，其中，第一对准记号以十字的形式成形。
12.如权利要求8所述的半导体装置，其中，第二对准记号的轮廓位于第一对准记号的轮廓内并且距第一对准记号的轮廓大约3.75μm。
13.一种半导体装置，所述半导体装置包括：
半导体层，包括界定至少一个芯片区的一侧的至少一个划片线区，在所述至少一个芯片区中的穿透通过电极穿透半导体层；
第一对准记号，位于半导体层内，以与半导体层的其上将形成半导体芯片的第一表面以及半导体层的与第一表面相对的第二表面分隔开并且形成为比穿透通过电极的深度浅；以及
第二对准记号，位于半导体层的第一表面上并且位于与第一对准记号的位置对应的位置中以在后续工艺中掌握第一对准记号的形状和位置，
其中，第一对准记号在后通孔工艺期间用于从半导体层的与其上形成有焊盘的第一表面相对的第二表面形成与所述焊盘对准的穿透通过电极。
14.如权利要求13所述的半导体装置，其中，半导体层的固态不同于第一对准记号的固态。
15.如权利要求14所述的半导体装置，其中，第一对准记号的固态为结晶、多晶或非晶。
CN201510497228.0A 2014-08-20 2015-08-13 半导体装置 Active CN105390478B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0108496 2014-08-20
KR1020140108496A KR102288381B1 (ko) 2014-08-20 2014-08-20 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN105390478A CN105390478A (zh) 2016-03-09
CN105390478B true CN105390478B (zh) 2020-11-17

Family

ID=55348915

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510497228.0A Active CN105390478B (zh) 2014-08-20 2015-08-13 半导体装置

Country Status (3)

Country Link
US (1) US9893018B2 (zh)
KR (1) KR102288381B1 (zh)
CN (1) CN105390478B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735850A (zh) * 2017-04-19 2018-11-02 中国科学院上海微系统与信息技术研究所 具有辅助环的超导纳米线单光子探测器件及其制作方法
US10643951B2 (en) * 2017-07-14 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mini identification mark in die-less region of semiconductor wafer
KR102403730B1 (ko) * 2018-01-22 2022-05-30 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지
US10720694B2 (en) 2018-10-30 2020-07-21 Kinsus Interconnect Technology Corp. Antenna carrier plate structure
CN110047764B (zh) * 2019-04-01 2021-07-30 京微齐力(北京)科技有限公司 一种集成fpga芯片和人工智能芯片的系统级封装方法
KR20220030685A (ko) * 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1476062A (zh) * 2002-07-18 2004-02-18 Necһ��������ʽ���� 形成半导体薄膜的方法和该方法使用的激光设备
CN1649148A (zh) * 2004-01-28 2005-08-03 恩益禧电子股份有限公司 芯片及使用该芯片的多芯片半导体器件及其制造方法
US20090121337A1 (en) * 2005-11-10 2009-05-14 Yoshiyuki Abe Semiconductor device manufacturing method and semiconductor
CN102082145A (zh) * 2009-11-27 2011-06-01 海力士半导体有限公司 晶片及其形成方法
CN102263084A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 半导体芯片及具有堆叠芯片结构的半导体封装

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100509422B1 (ko) 2003-01-30 2005-08-22 동부아남반도체 주식회사 반도체 제조 공정 중 정렬 키 패턴 형성방법
TW200616232A (en) * 2004-08-09 2006-05-16 Adv Lcd Tech Dev Ct Co Ltd Semiconductor device including semiconductor thin film, which is subjected to heat treatment to have alignment mark, crystallizing method for the semiconductor thin film, and crystallizing apparatus for the semiconductor thin film
KR20080081605A (ko) * 2007-03-06 2008-09-10 삼성전자주식회사 절연 모기판에 얼라인 마크를 형성하는 단계를 포함하는액정 표시 장치의 제조 방법
JP2009027318A (ja) 2007-07-18 2009-02-05 Citizen Holdings Co Ltd 水晶振動子の製造方法
JP5064157B2 (ja) * 2007-09-18 2012-10-31 新光電気工業株式会社 半導体装置の製造方法
KR20090128899A (ko) 2008-06-11 2009-12-16 크로스텍 캐피탈, 엘엘씨 후면 조사 이미지 센서 및 그 제조방법
JP2010003939A (ja) 2008-06-23 2010-01-07 Fujitsu Ltd 基板の製造方法、基板の製造装置及び基板
KR20100000161A (ko) 2008-06-24 2010-01-06 삼성전자주식회사 백사이드 일루미네이션 이미지 센서 구조를 얻기 위한얼라인키 형성 방법
US20100092599A1 (en) * 2008-10-10 2010-04-15 Molecular Imprints, Inc. Complementary Alignment Marks for Imprint Lithography
US8569899B2 (en) * 2009-12-30 2013-10-29 Stmicroelectronics, Inc. Device and method for alignment of vertically stacked wafers and die
JP5560931B2 (ja) * 2010-06-14 2014-07-30 富士電機株式会社 超接合半導体装置の製造方法
JP2012028664A (ja) 2010-07-27 2012-02-09 Renesas Electronics Corp 半導体装置の製造方法
KR20120068302A (ko) 2010-12-17 2012-06-27 에스케이하이닉스 주식회사 반도체 웨이퍼 및 그의 백 그라인딩 방법
JP2013065618A (ja) * 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置の製造方法
KR101356216B1 (ko) 2012-01-18 2014-01-28 참엔지니어링(주) 태양전지기판의 가공방법
KR101967753B1 (ko) * 2012-07-30 2019-04-10 삼성전자주식회사 반도체 장치의 제조 방법
US9230917B2 (en) * 2013-05-29 2016-01-05 Infineon Technologies Dresden Gmbh Method of processing a carrier with alignment marks
JP6300301B2 (ja) * 2013-11-20 2018-03-28 ローム株式会社 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1476062A (zh) * 2002-07-18 2004-02-18 Necһ��������ʽ���� 形成半导体薄膜的方法和该方法使用的激光设备
CN1649148A (zh) * 2004-01-28 2005-08-03 恩益禧电子股份有限公司 芯片及使用该芯片的多芯片半导体器件及其制造方法
US20090121337A1 (en) * 2005-11-10 2009-05-14 Yoshiyuki Abe Semiconductor device manufacturing method and semiconductor
CN102082145A (zh) * 2009-11-27 2011-06-01 海力士半导体有限公司 晶片及其形成方法
CN102263084A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 半导体芯片及具有堆叠芯片结构的半导体封装

Also Published As

Publication number Publication date
US20160056113A1 (en) 2016-02-25
CN105390478A (zh) 2016-03-09
KR102288381B1 (ko) 2021-08-09
US9893018B2 (en) 2018-02-13
KR20160022658A (ko) 2016-03-02

Similar Documents

Publication Publication Date Title
CN105390478B (zh) 半导体装置
US10991804B2 (en) Transistor level interconnection methodologies utilizing 3D interconnects
US9972605B2 (en) Method for fabricating fan-out wafer level package and fan-out wafer level package fabricated thereby
TWI483379B (zh) 用於小直徑、高密度晶圓貫通孔的晶片堆疊時建立對準／對心導引的方法
US9853012B2 (en) Semiconductor packages having through electrodes and methods of fabricating the same
US9508704B2 (en) Method of fabricating semiconductor package, semiconductor package formed thereby, and semiconductor device including the same
TW201721819A (zh) 藉由混合接合之半導體晶片與另一晶片的組合
US9905550B2 (en) Semiconductor package and method of fabricating the same
US8975754B2 (en) Chip package for high-count chip stacks
US20200411428A1 (en) Memory devices with a logic region between memory regions
US20160358887A1 (en) Semiconductor package
US20200105637A1 (en) Semiconductor packages
KR20220086477A (ko) 포토닉 및 전자 컴포넌트들을 통합하기 위한 하이브리드 제조
US10438887B2 (en) Semiconductor chip and multi-chip package using thereof and method for manufacturing the same
CN111916430A (zh) 具有硅上腔桥的分解的管芯互连
TWI785666B (zh) 連接至處理單元之半導體記憶體堆疊以及相關系統及方法
US8569874B2 (en) High memory density, high input/output bandwidth logic-memory structure and architecture
TW201724408A (zh) 半導體元件中之功能性晶片島狀部的積體堆疊層
WO2023245592A1 (en) Technologies for stacked photonic integrated circuit dies
CN116314090A (zh) 包括采用不同焊料材料的互连的微电子组件
KR20130068485A (ko) 관통 전극을 구비하는 반도체 디바이스, 그것의 제조방법, 반도체 디바이스를 구비한 적층형 패키지 및 적층형 패키지의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant