KR20120068302A - 반도체 웨이퍼 및 그의 백 그라인딩 방법 - Google Patents

반도체 웨이퍼 및 그의 백 그라인딩 방법 Download PDF

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KR20120068302A
KR20120068302A KR1020100129871A KR20100129871A KR20120068302A KR 20120068302 A KR20120068302 A KR 20120068302A KR 1020100129871 A KR1020100129871 A KR 1020100129871A KR 20100129871 A KR20100129871 A KR 20100129871A KR 20120068302 A KR20120068302 A KR 20120068302A
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한용수
김성철
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Abstract

본 발명은 반도체 웨이퍼에서의 오정렬을 방지할 수 있는 반도체 웨이퍼 및 그의 백 그라인딩 방법을 개시한다. 개시된 본 발명에 따른 반도체 웨이퍼는, 다수의 반도체 칩들과 상기 반도체 칩들 사이를 구획하는 스크라이브 레인을 포함하며, 상기 스크라이브 레인에 정렬키용 홀들이 구비된다.

Description

반도체 웨이퍼 및 그의 백 그라인딩 방법 {SEMICONDUCTOR WAFER AND METHOD FOR BACK GRINDING OF THE SAME}
본 발명은 반도체 웨이퍼 및 그의 백 그라인딩 방법에 관한 것으로, 보다 상세하게, 반도체 웨이퍼에서의 오정렬을 방지할 수 있는 반도체 웨이퍼 및 그의 백 그라인딩 방법에 관한 것이다.
반도체 집적회로의 패키징 기술 중, 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔다. 이러한 3차원 적층 기술을 이용한 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 통상 스택 패키지(Stack package)라 한다. 상기 스택 패키지는 데이터 기억 용량을 매우 용이하게 증가시킬 수 있다는 장점이 있지만, 적층되는 칩의 수 및 크기 증가에 따라 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
스택 패키지의 이러한 단점을 해결하기 위하여 관통 실리콘 비아(Through silicon via; Tsv)를 이용한 구조가 제안된 바 있으며, 최근에는 반도체 칩 내에 도전성 물질로 이루어진 관통전극(Through electrode)을 형성하여, 상기 관통전극을 통해 반도체 칩들 간을 전기적으로 연결시키는 방법이 이용되고 있다.
상기 관통전극을 이용하면 미세 피치 I/O 패드의 본딩이 가능하여 I/O 패드 수의 증가가 가능하고, 다수의 I/O 패드 형성을 통해 칩들 간의 신호 전달 속도를 향상시킬 수 있으며, 반도체 칩의 3차원 설계가 가능하여 상기 반도체 칩 자체의 성능을 더욱 향상시킬 수 있다.
한편, 상기 관통 실리콘 비아는 비아(Via)를 언제 형성하느냐에 따라 분류된 '비아 초기(via first), 비아 중간(via middle) 및 비아 최종(via last) 공정'들을 통해 형성된다. 여기서, 상기 '비아 최종 공정'은 제조 완료된 웨이퍼 상태에서 비아를 형성하는 방법을 총칭하며, 이러한 '비아 최종 공정'은 다시 '웨이퍼 전면으로부터 비아 최종(via last from frontside)'과 '웨이퍼 후면으로부터 비아 최종(via last from backside)'의 두 가지 공정으로 구분할 수 있다. 상기 '웨이퍼 후면으로부터 비아 최종 공정'은 비아 피치(via pitch)를 줄일 수 있고 공정이 단순하며 비용이 낮아지고 설계 자유도가 높은 여러 가지 장점을 지니고 있기 때문에, 빈번하게 전술한 '웨이퍼 후면으로부터 비아 최종 공정'을 수행하고 있다.
그러나, 전술한 종래 기술의 경우에는 상기 '웨이퍼 후면으로부터 비아 최종 공정'시 상기 비아를 형성하기 위한 마스크 패턴이 상기 웨이퍼의 후면에 형성되는데, 상기 마스크 패턴에 의해 노출되는 웨이퍼 후면 부분과 상기 웨이퍼의 전면 부분에 형성된 패드 간에 오정렬이 발생된다. 이러한 오정렬이 발생되면, 상기 웨이퍼의 후면으로부터 형성되는 비아가 웨이퍼의 전면에 형성된 패드를 노출시키도록 형성될 수 없으며, 그 결과, 상기 비아 내에 형성되는 관통전극이 반도체 칩과 전기적으로 연결되지 못하므로 상기 관통전극을 이용한 패키지의 신뢰성이 저하된다.
본 발명은 반도체 웨이퍼에서의 오정렬을 방지할 수 있는 반도체 웨이퍼 및 그의 백 그라인딩 방법을 제공한다.
또한, 본 발명은 관통전극을 이용한 패키지의 신뢰성을 향상시킬 수 있는 반도체 웨이퍼 및 그의 백 그라인딩 방법을 제공한다.
본 발명의 실시예에 따른 반도체 웨이퍼는, 다수의 반도체 칩들과 상기 반도체 칩들 사이를 구획하는 스크라이브 레인을 포함하며, 상기 스크라이브 레인에 정렬키용 홀들이 구비된다.
상기 정렬키용 홀들은 상기 반도체 칩의 모서리에 인접한 스크라이브 레인 부분에 각각 배치된다.
상기 정렬키용 홀들은 상기 반도체 칩의 모서리에 인접한 스크라이브 레인 부분의 오버레이 박스(Overlay box) 내에 각각 배치된다.
상기 정렬키용 홀들은 각각, 평면 상에서 보았을 때, 원, 타원 및 다각형 중 어느 하나의 형상을 갖는다.
상기 정렬키용 홀들은 각각 상기 반도체 웨이퍼를 관통하도록 형성된다.
여기서, 본 발명의 실시예에 따른 반도체 웨이퍼는, 상기 정렬키용 홀 내에 형성된 도전막을 더 포함한다.
상기 도전막은 상기 정렬키용 홀에 의해 노출된 반도체 웨이퍼의 표면 상에형성된다.
또한, 본 발명의 실시예에 따른 반도체 웨이퍼의 백 그라인딩 방법은, 다수의 반도체 칩들과 상기 반도체 칩들 사이를 구획하는 스크라이브 레인을 포함하는 반도체 웨이퍼의 전면을 식각하여 상기 반도체 웨이퍼의 상기 스크라이브 레인에 정렬키용 홀들을 형성하는 단계 및 상기 정렬키용 홀들이 노출될 때까지 상기 반도체 웨이퍼의 전면에 대향하는 후면을 백 그라인딩하는 단계를 포함한다.
상기 정렬키용 홀들은 상기 반도체 칩의 모서리에 인접한 스크라이브 레인 부분에 각각 형성한다.
상기 정렬키용 홀들은 상기 반도체 칩의 모서리에 인접한 스크라이브 레인 부분의 오버레이 박스(Overlay box) 내에 각각 형성한다.
상기 정렬키용 홀들은 각각, 평면 상에서 보았을 때, 원, 타원 및 다각형 중 어느 하나의 형상을 갖도록 형성한다.
상기 정렬키용 홀을 형성하는 단계는 DRIE(Deep Reactive Ion Etching) 공정으로 수행한다.
여기서, 본 발명의 실시예에 따른 반도체 웨이퍼의 백 그라인딩 방법은, 상기 정렬키용 홀들을 형성하는 단계 후, 그리고, 상기 정렬키용 홀들이 노출될 때까지 상기 반도체 웨이퍼의 전면에 대향하는 후면을 백 그라인딩하는 단계 전, 상기 정렬키용 홀 내에 도전막을 형성하는 단계를 더 포함한다.
상기 도전막은 상기 정렬키용 홀에 의해 노출된 반도체 웨이퍼의 표면 상에형성한다.
본 발명은 반도체 웨이퍼의 스크라이브 레인 부분에 정렬키용 홀을 형성하고 상기 홀이 반도체 웨이퍼의 후면에서 노출되도록 백 그라인딩함으로써, 상기 반도체 웨이퍼의 후면으로부터 비아를 형성하는 '웨이퍼 후면으로부터 비아 최종 공정'시 상기 정렬키용 홀을 통해 상기 반도체 웨이퍼의 후면으로부터 형성되는 비아와 상기 반도체 웨이퍼의 전면에 형성된 패드 간의 오정렬을 방지할 수 있다.
따라서, 본 발명은 상기 비아 내에 형성되는 관통전극이 상기 반도체 웨이퍼의 전면에 형성된 패드와 콘택하도록 형성되어, 상기 관통전극을 이용하는 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 웨이퍼를 도시한 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 웨이퍼를 보다 자세하게 설명하기 위한 평면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 웨이퍼의 백 그라인딩 방법을 설명하기 위한 공정별 사시도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 웨이퍼를 도시한 평면도이다.
도시된 바와 같이, 반도체 웨이퍼(100)는 다수의 반도체 칩(110)들과 상기 반도체 칩(110)들 사이를 구획하는 스크라이브 레인(120)을 포함한다. 상기 다수의 반도체 칩(110)들은, 예컨대, 매트릭스 형태로 배열되어 있다.
여기서, 상기 반도체 웨이퍼(100)의 스크라이브 레인(120)에 정렬키용 홀(H)들이 구비되어 있다. 상기 정렬키용 홀(H)들은 상기 웨이퍼(100)에서 반도체 칩(110)들 사이를 구획하는 스크라이브 레인(120) 부분에 배치되며, 예컨대, 상기 반도체 칩(110)의 모서리에 인접한 스크라이브 레인(120) 부분에 각각 배치된다. 상기 정렬키용 홀(H)들은 상기 반도체 웨이퍼(100)의 여러 부분에 구비될 수 있도록, 매트릭스 형태로 배열된 상기 반도체 칩(110)들 중 적어도 하나의 모서리에 인접한 스크라이브 레인(120) 부분에 배치됨이 바람직하다.
상기 정렬키용 홀(H)들은, 평면 상에서 보았을 때, 원, 타원 및 다각형 중 어느 하나의 형상을 가지며, 예컨대, 원의 형상을 갖는다. 또한, 상기 정렬키용 홀(H)들은 상기 반도체 웨이퍼(100)의 전면으로부터 후면까지 관통하도록 형성된다. 상기 정렬키용 홀(H)들 내에 각각 도전막(140)이 형성되며, 상기 도전막(140)은 상기 정렬키용 홀(H)들을 각각 매립하도록 형성되거나, 또는, 도시하지는 않았으나, 상기 정렬키용 홀(H)들을 완전히 매립하지 않도록 상기 정렬키용 홀(H)에 의해 노출된 반도체 웨이퍼(100)의 표면 상에만 형성되어도 무방하다.
도 2는 본 발명의 실시예에 따른 반도체 웨이퍼를 보다 자세하게 설명하기 위한 평면도로서, 도 1의 반도체 웨이퍼에서 하나의 반도체 칩 부분을 확대하여 도시한 도면이다.
도시된 바와 같이, 반도체 칩(110) 사이를 구획하는 스크라이브 레인(120) 부분에 정렬키용 홀(H)들이 구비되어 있다. 여기서, 상기 정렬키용 홀(H)들은 상기 반도체 칩(110)의 모서리에 인접한 스크라이브 레인(120) 부분, 구체적으로, 상기 스크라이브 레인(120) 부분의 오버레이 박스(Overlay Box; 130) 내에 각각 배치되어 있다.
상기 정렬키용 홀(H)들은, 평면 상에서 보았을 때, 원, 타원 및 다각형 중 어느 하나의 형상을 가지며, 예컨대, 원의 형상을 갖는다. 또한, 상기 정렬키용 홀(H)들 내에 각각 도전막(140)이 형성되며, 상기 도전막(140)은 상기 정렬키용 홀(H)들을 각각 매립하도록 형성되거나, 또는, 도시하지는 않았으나, 상기 정렬키용 홀(H)들을 완전히 매립하지 않도록 상기 정렬키용 홀(H)에 의해 노출된 반도체 웨이퍼(100)의 표면 상에만 형성되어도 무방하다.
한편, 도시하지는 않았으나, 상기 정렬키용 홀(H)들은 상기 반도체 칩(110)의 모서리들 중 어느 하나의 모서리에 인접한 스크라이브 레인(120) 부분에만 배치되는 것도 가능하다.
전술한 바와 같이, 본 발명의 실시예에서는 반도체 웨이퍼(100)의 스크라이브 레인(120) 부분에 정렬키용 홀(H)들이 구비됨에 따라, 상기 정렬키용 홀(H)들을 통해 '웨이퍼 후면으로부터 비아 최종 공정'시 상기 반도체 웨이퍼(100)의 후면으로부터 형성되는 비아와 상기 반도체 웨이퍼(100)의 전면에 형성된 패드 간의 오정렬을 방지할 수 있다. 따라서, 본 발명은 상기 비아 내에 형성되는 관통전극이 상기 반도체 웨이퍼(100)의 전면에 형성된 패드와 콘택하도록 형성되어, 상기 관통전극을 이용하는 패키지의 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 웨이퍼의 백 그라인딩 방법을 설명하기 위한 공정별 사시도이다.
도 3a에 도시된 바와 같이, 전면(100A) 및 상기 전면(100A)에 대향하는 후면(100B)을 갖는 반도체 웨이퍼(100)가 제공된다. 상기 반도체 웨이퍼(100)는 다수의 반도체 칩(110)들과 상기 반도체 칩(110)들 사이를 구획하는 스크라이브 레인(120)을 포함한다. 상기 다수의 반도체 칩(110)들은, 예컨대, 매트릭스 형태로 배열되어 있다.
상기 반도체 웨이퍼(100)의 전면(100A)을, 예컨대, DRIE(Deep Reactive Ion Etching) 공정을 통해 식각하여 상기 반도체 웨이퍼(100)의 상기 스크라이브 레인(120)에 정렬키용 홀(H)들을 형성한다. 이때, 상기 정렬키용 홀(H)들은 상기 반도체 웨이퍼(100)의 후면(100B)까지 식각되는 깊이로 형성되지 않아도 무방하다. 상기 정렬키용 홀(H)들은, 평면 상에서 보았을 때, 원, 타원 및 다각형 중 어느 하나의 형상을 갖도록, 예컨대, 원의 형상을 갖도록 형성한다.
여기서, 상기 정렬키용 홀(H)들은 상기 반도체 칩(110)의 모서리에 인접한 스크라이브 레인(120) 부분, 예컨대, 상기 스크라이브 레인(120) 부분의 오버레이 박스(Overlay Box; 130) 내에 각각 형성한다. 이때, 상기 정렬키용 홀(H)들은 상기 반도체 웨이퍼(100)의 여러 부분에 구비될 수 있도록, 매트릭스 형태로 배열된 상기 반도체 칩(110)들 중 적어도 하나의 모서리에 인접한 스크라이브 레인(120) 부분에 형성됨이 바람직하다.
도 3b를 참조하면, 상기 정렬키용 홀(H)들 내에 각각 도전막(140)을 형성한다. 상기 도전막(140)은, 예컨대, 금속막을 플레이팅(Plating)해서 형성한다. 이때, 상기 도전막(140)은 상기 정렬키용 홀(H)들을 각각 완전 매립하도록 형성되거나, 또는, 도시하지는 않았으나, 상기 정렬키용 홀(H)들을 완전히 매립하지 않도록 상기 정렬키용 홀(H)에 의해 노출된 반도체 웨이퍼(100)의 표면 상에만 형성되어도 무방하다.
도 3c를 참조하면, 상기 정렬키용 홀(H)들 및 도전막(140)이 형성된 반도체 웨이퍼(100)를 캐리어 웨이퍼(200)에 부착한다. 상기 반도체 웨이퍼(100)는 접착제(150)의 개재하에 부착되며, 상기 반도체 웨이퍼(100)의 전면(100A)이 상기 접착제(150)의 개재하에 캐리어 웨이퍼(200)와 부착되도록 한다.
그런 다음, 상기 캐리어 웨이퍼(200)에 부착된 반도체 웨이퍼(100)의 후면(100B)을 백 그라인딩한다. 이때, 상기 백 그라인딩은 상기 도전막(140)이 형성된 정렬키용 홀(H)들이 반도체 웨이퍼(100)의 후면(100B)으로 노출될 때까지 수행한다.
도 3d를 참조하면, 상기 백 그라인딩이 진행된 반도체 웨이퍼(100)로부터 접착제 및 캐리어 웨이퍼를 제거한다. 그 결과, 상기 반도체 웨이퍼(100)의 스크라이브 레인(120) 부분에는 상기 반도체 웨이퍼(100)의 전면(100A)으로부터 후면(100B)까지 관통하는 정렬키용 홀(H)들이 형성된다.
이후, 도시하지는 않았으나 상기 반도체 웨이퍼의 스크라이브 레인에 형성된 정렬키용 홀들을 이용하여 상기 반도체 웨이퍼의 후면을 식각하여 비아를 형성하고 상기 비아 내에 관통전극을 형성한다.
전술한 바와 같이, 본 발명의 실시예에서는 반도체 웨이퍼의 스크라이브 레인에 형성된 정렬키용 홀을 이용하여, 상기 반도체 웨이퍼의 후면으로부터 비아를 형성하는 '웨이퍼 후면으로부터 비아 최종 공정'시 상기 반도체 웨이퍼의 후면으로부터 형성되는 비아와 상기 반도체 웨이퍼의 전면에 형성된 패드 간의 오정렬을 방지할 수 있다.
이를 통해, 본 발명은 상기 반도체 웨이퍼의 후면으로부터 형성되는 비아가 상기 반도체 웨이퍼의 전면에 형성된 패드를 노출시켜, 상기 비아 내에 형성되는 관통전극이 상기 반도체 칩과 전기적으로 연결될 수 있으며, 따라서, 본 발명은 상기 관통전극을 이용하는 패키지의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
100 : 반도체 웨이퍼 100A : 전면
100B : 후면 110 : 반도체 칩
120 : 스크라이브 레인 130 : 오버레이 박스
140 : 도전막 150 : 접착제
200 : 캐리어 웨이퍼

Claims (14)

  1. 다수의 반도체 칩들과 상기 반도체 칩들 사이를 구획하는 스크라이브 레인을 포함하며, 상기 스크라이브 레인에 정렬키용 홀들이 구비된 반도체 웨이퍼.
  2. 제 1 항에 있어서,
    상기 정렬키용 홀들은 상기 반도체 칩의 모서리에 인접한 스크라이브 레인 부분에 각각 배치된 것을 특징으로 하는 반도체 웨이퍼.
  3. 제 2 항에 있어서,
    상기 정렬키용 홀들은 상기 반도체 칩의 모서리에 인접한 스크라이브 레인 부분의 오버레이 박스(Overlay box) 내에 각각 배치된 것을 특징으로 하는 반도체 웨이퍼.
  4. 제 1 항에 있어서,
    상기 정렬키용 홀들은 각각, 평면 상에서 보았을 때, 원, 타원 및 다각형 중 어느 하나의 형상을 갖는 것을 특징으로 하는 반도체 웨이퍼.
  5. 제 1 항에 있어서,
    상기 정렬키용 홀들은 각각 상기 반도체 웨이퍼를 관통하도록 형성된 것을 특징으로 하는 반도체 웨이퍼.
  6. 제 1 항에 있어서,
    상기 정렬키용 홀 내에 형성된 도전막;
    을 더 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  7. 제 6 항에 있어서,
    상기 도전막은 상기 정렬키용 홀에 의해 노출된 반도체 웨이퍼의 표면 상에형성된 것을 특징으로 하는 반도체 웨이퍼.
  8. 다수의 반도체 칩들과 상기 반도체 칩들 사이를 구획하는 스크라이브 레인을 포함하는 반도체 웨이퍼의 전면을 식각하여, 상기 반도체 웨이퍼의 상기 스크라이브 레인에 정렬키용 홀들을 형성하는 단계; 및
    상기 정렬키용 홀들이 노출될 때까지, 상기 반도체 웨이퍼의 전면에 대향하는 후면을 백 그라인딩하는 단계;
    를 포함하는 반도체 웨이퍼의 백 그라인딩 방법.
  9. 제 8 항에 있어서,
    상기 정렬키용 홀들은 상기 반도체 칩의 모서리에 인접한 스크라이브 레인 부분에 각각 형성하는 것을 특징으로 하는 반도체 웨이퍼의 백 그라인딩 방법.
  10. 제 9 항에 있어서,
    상기 정렬키용 홀들은 상기 반도체 칩의 모서리에 인접한 스크라이브 레인 부분의 오버레이 박스(Overlay box) 내에 각각 형성하는 것을 특징으로 하는 반도체 웨이퍼의 백 그라인딩 방법.
  11. 제 8 항에 있어서,
    상기 정렬키용 홀들은 각각, 평면 상에서 보았을 때, 원, 타원 및 다각형 중 어느 하나의 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 웨이퍼의 백 그라인딩 방법.
  12. 제 8 항에 있어서,
    상기 정렬키용 홀을 형성하는 단계는 DRIE(Deep Reactive Ion Etching) 공정으로 수행하는 것을 특징으로 하는 반도체 웨이퍼의 백 그라인딩 방법.
  13. 제 8 항에 있어서,
    상기 정렬키용 홀들을 형성하는 단계 후, 그리고, 상기 정렬키용 홀들이 노출될 때까지 상기 반도체 웨이퍼의 전면에 대향하는 후면을 백 그라인딩하는 단계 전,
    상기 정렬키용 홀 내에 도전막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼의 백 그라인딩 방법.
  14. 제 13 항에 있어서,
    상기 도전막은 상기 정렬키용 홀에 의해 노출된 반도체 웨이퍼의 표면 상에형성하는 것을 특징으로 하는 반도체 웨이퍼의 백 그라인딩 방법.
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* Cited by examiner, † Cited by third party
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US9893018B2 (en) 2014-08-20 2018-02-13 Samsung Electronics Co., Ltd. Alignment mark for semiconductor device

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