TW525187B - High-speed synchronous semiconductor memory having multi-stage pipeline structure and operating method - Google Patents

Description

525187 A7 B7 五、發明説明（1 ) 本申請書申請優先使用2000年10月24曰存檔的韓國專利 請書第2000-62502號，在此爲了整體參考，包含其内容。 發明背景 發明範圍 本發明有關於半導體記憶體之積體電路，更特別是，用 於高速操作的同步管線半導體記憶體。 相關技藝之敘述 — 當電腦，通訊，以及其他用途中的電子系統，負載量與 操作速度增加時，當中使用的半導體記憶體也增加其負載 量與速度，以符合系統的需求，例如，高速靜態隨機存取 記憶體（SRAMs)爲電腦及通訊用途上，一種重要的快取記 憶體，由於資料處理器以極端的高速運作，所以一般希望 有較快的操作快取記憶體，以提供較佳的系統效能，雙倍 的資料速率與管線激增方法，在本文中被敘述爲增加操作 速度以符合系統需求的·一種方式。 圖1與2分別爲先前技藝中同步半導體記憶體的方塊圖與 相關時間流程圖，示於圖1與2中的先前技藝系統，於本文 中由李區（Leach)在1999年7月13曰發表的美國專利第 5923615號中説明，在他的想法中，同步的管線欉發記憶體不 需額外的管線級數，即可以快速的時舨頻率操作，該記憶 體建構上有一地址輸入緩衝器22，一地址暫存器24，一同 步控制電路26，一資料暫存器28，一資料輸出緩衝器30， 以及一非同步的記憶核心40，地址暫存器24在第一週期時 閂鎖了 burst地址，而被閂鎖的burst地址則被傳送到非同步 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 525187 、發明説明（ 記憶體核心40的輸入，其中包括許多記憶體單元。 從非同步記憶體核心'4峨外送的資料，㈣第三個週期 才破閂鎖，第三個週期產生在週 &、& 、、 k^時脈信號的第二個週 ，、〈後，琢週期同樣在第一週期之後，因此 字元線啓動與位元線的區隔之間較長的時 曰 二# 線輸送規則，Leach的bum操作週期，卜二’艮豕一般官 狄^ 較旎保證感應操作， :、幸hLeachT、能縮短記憶體的週期時間，因爲在 ·±ή…丄* 貞“虎啓動時，由記憶體單元輸 因讀，直到週期性時脈信號的第三個週期才被閃鎖， 裝 二:=憶體的週期時間，*由開始產生外部時脈信 =料暫存器閃鎖資料之間所花的時間所決定的 知作的週期時間比預先設定時政 與不穩定的感應運作中的錯誤1^會發生資料問鎖 爾 線記憶體領域中’―直有不同方式的研究，以 件騎叙的週期時間，-儘管傳統的管線操作，如圖3中所 ^月、，在这個領域中已廣爲人知，在本申請書中，通常會 的_供對本發明之較佳具體實施例各方面更❹ ^説明一般二級同步管.線記憶體的讀取操作時間，來 圖3，如果外部地址XADD在外部時旅信號双认的第一 坆功丁1中輸入，則地址在第一 列與行選擇信號SWL、Y1，列會/皮分別解碼成 被傳送到記憶體單元陣列，列與 :=L、Y1接著 關的吃恃一- 丁达擇以運作以選擇相 L -5- A4^(210X297^) ，早70，如此則選f的記憶體單元之電荷會與相 525187 A7 B7 五、發明説明（3 ) 關的分享資料線SDL，/SDL—起分享。 在電荷與資料線SDL，/SDL—起分享後，一區塊感應放大 备BSA(或第一感應放大裔）開始運作，回應感應放大器啓 用信號PSA1 ’區塊感應放大器感應並放大在資料線 SDL，/SDL中發展的電壓水準差，並提供給主要資料線 MDL，/MDL該放大信號做爲選定的記憶體單元之單元資料（ 或儲存資訊）’更特別指定時，單元資料是透過輸出緩衝 器而問鎖至連接於輸出缓衝器後方的資料暫存器，該緩衝 器通常與主要資料線mdl，/mdl相連。 回應在外部時脈信號XCLK第二週期中送出的第二時脈 信號，資料暫存器將被閃鎖的單元資料轉換至輸出驅動器 ，單元資料是由輸出驅動器所驅動，然後輸出至外部資料 輸入/輸出終請…匕電路中，週期時間定義爲從外部 時脈信號㈣換到資料關，再到資料暫存器，時脈信號 轉換成資料的速度決定.於資料暫存器中，透過輸出驅動器 ，從第二時脈信號Kdata的啓動，到單元資料在資料暫存: 透過輸出驅動器閂鎖之外部輸出的時間。 因此，此二級同步管線記憶體在縮短週期時間的能力上 受到限制，因爲單元資料料資料暫存器需要很長的時間 ，因此，仍舊需要可替換的記憶體結構及方法，能夠藉由 縮短外部時脈信號轉換與資料閃鎖至資科暫存器間㈣ ，縮短週期時間。 概述 記憶體，具有較短 本發明之一目的爲，提供一種半導體 -6-

( 4 勺週期時間，與較快的操作週期。 發月的另-目的|，提供一種方法，用於以較短的週 期時間，操作半導體記憶體。 本發明疋另一目的爲，提供一種高速同步半導體記憶體 有可在傳遞外邵時脈信號之後，縮短將資料閂鎖資 料暫存器的時間之結構。 ，本毛月之另一目的爲，提供一種以較短時間操作高速同 步半導體記憶體的方法，用於在外部時脈信號之後，問鎖 資料至資料暫存器。 、，依據本發明包含二級或更多級管線的較佳具體實施例之 半導體記憶體，半導體記憶體包括二級管線的基本結構， 更包括在感應放大器與一般資料線之間的資料暫存器。 -種依據本發明較佳具體實施例之操作半導體記憶體的 万法，藉由在第-時脈週期中，問鎖區塊感應放大器的輸 出資料至與輸出緩衝器前端相連的第一資料暫存器，被問 鎖的貝料接者在第二時脈週期中，被閃鎖至第二資料暫存 器，其與輸出缓衝器的後端相連，鍺存於第二資料暫㈣ 中的資料在第三時脈週期中，經由輸出驅動器向外輸出。 世圖的簡短敘 透過以下較佳具體實施例之詳細敘述，配合參考附圖， 可得到本發明精神與目的較完整的理解，其中· 圖1爲依據先前技藝，同步半導體記憶體之方塊圖； 圖2爲説明^中同步半導體記憶體操作週期之時程圖· __ -卜 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱） 圖3爲説明一傳統二級同步半導體記憶體讀取操作的時 525187 A7 B7 五、發明説明（5 ) 程圖； 圖4爲説明依據本發明之較佳具體實施例而建構的同步 半導體記憶體之方塊圖； 圖5爲圖4之半導體元件之讀取操作之時程圖·， 圖6爲進一步説明建構圖4之半導體記憶體之方塊圖； 圖7爲概要電路圖，説明建構一區塊感應放大器與圖6中 方塊形式所示的第一資料暫存器；以及 * 圖8爲概要電路圖，説明圖4與6中方塊格式所示的半導 體？己憶體之資料輸出緩衝器，第二資料暫存器，以及輸出 驅動器。 較佳具體實施例之詳.細敘述 參照圖4，依據本發明較佳具體實施例建構的同步半導 體記憶體，包括一時脈緩衝器100，一地址緩衝器110，一 解碼器120，一記憶體單元陣列130，一區塊感應放大器140 ，一第一資料暫存器150，一輸出緩衝器160，一第二資料 暫存器170，以及一輸出驅動器180。 時脈緩衝器100接收外部時脈XCLK，並產生第一、第二 、與第三時脈，地址緩衝器110接收，缓衝器，並輸出外 部地址XADD，回應第一時脈-，-解碼器120譯解由地址緩衝 器110輸出的列與行地址，並產生一列遠擇信號SWL，與行 選擇信號Yi，記憶體單元陣列13 0包括眾多位於字元線與位 元線之間交叉點的記憶體單元，儲存在藉由使列選擇信號 SWL與行選擇信號Yi而選擇之記憶體單元中之電荷，由分 享的（或一般的）資料線SDL，/SDL而分享。 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）

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A7 B7 五、發明説明（

區塊感應放大器140感應並放大在分享的資料線SDL，/SDL 之電壓水準之差別，回應感應放大器啓動信號PSA1，在外 部時脈XCLK的第一個週期中轉換，區塊感應放大器140接 著輸出該放大的差別爲單元資料，表示儲存在選定記憶體 單元中的資訊，第一資料暫存器150閂鎖由區塊感應放大 器140輸出的單元資料，並將閂鎖資料輸出至主要資料線 MDL，/MDL，回應第二時脈PSA2，在第二時脈週期中轉換。 輸出緩衝器160與主要資料線MDL，/MDL—起，連接至緩 衝！§，並輸出單元資料的輸出水準，至輸出終端 DataA，/DataA，第二資料暫存器170閂鎖輸出終端 DataA，/DataA上的資料，並輸出被閂鎖的資料至輸出終端 DataC，/DataC，回應在第三時脈中被傳送的第三時脈Kdata ，輸出驅動器180被連接於第二資料暫存器170終端 DataC,/DataC，並輸出來自第二資料暫存器170的資料爲已 讀取的輸出資料DQ，記憶體單元130最好建構爲分成眾多 伺服區塊的一組陣列，然而，記憶體單元陣列的特殊排列 與結構，在本發明中並不重要。 如圖4所示，第一資料暫存器15〇設立於區塊感應放大器 140的後端，與主資料線MDLVMDL·之間，因此，依據本發 明之較佳具體實施例，一額外的資料鲁存器被設立於區塊 | 感應放大器140(與一般資料線SDL，/SDL)與傳·統二級管線 結構之主資料線mdl，/mdl之間，如此，則在外部時脈信 |號的第一個時脈週期中，區塊感應放大器的輸出資料，被 閂鎖至第一資料暫存器150，其連接於輸出緩衝器160的前 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

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A7 B7 五、發明説明（7 ) 端，在第二時脈週期中，被閂鎖的資料被閂鎖至第二資料 暫存器170，其連接於輸出緩衝器160的輸出端，在第三時 脈週期中，閂鎖至第二資料暫存器170的資料，透過輸出 驅動器180向外輸出。

裝 圖5爲依據圖4與圖5建構的半導體記憶體中，資料讀取 操作的時間流程圖圖5中，水平軸表示時間，而垂直軸表 示各種信號的電壓水準，參考圖5，外部地址XADD施加於 半導體記憶體上，如果第一外部地址A1在外部時脈信號 XCLK之第一時脈週期中被轉換，列選擇信號SWL與行選擇 信號Yi，會在第一時脈週期T1中，從列與行解碼器中輸出 ’藉由使列選擇信號SWL與行選擇信號Yi作用，可選擇出 記憶體單元，而儲存於選定的記憶體單元中的電荷，在相 關資料線SDL，/SDL中發展，如果感應放大器啓動信號PSA1 也在第一時脈週期T1中，被送至區塊感應放大器140在， 在資料線SDL,/SDL之間·出現的單元資料，被閂鎖至第一資 料暫存器150，如果第二時脈PSA2在第二時脈週期中被轉 換’被閂鎖的資料會輸出制止資料線MDL，/MDL。 如圖5所示，主資料線MDL，/MDL所示的資料，在輸出缓 衝器160的輸出終端DataA，/DataA些微地被延遲，輸出終端

DataA，/DataA的資料備索存至第二資料暫存器170，被第三 時脈信號Kdata閂鎖的資料，在第三時脈週期中被轉換，並 出現於第二資料暫存器17〇的輸出終端DataC，/DataC，已讀 取的輸出資料DQ藉由輸出驅動器180，經由管線輸出，在 第三時脈週期T3的起始，透過輸入/輸出終端I/O，連接至 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

輸出終端DataC，/DataC 如同可由圖5讀取操作時間流程 明之較佳具體實施例之週期時間 看到的，依據本發 週期時間不同，在圖3中 一㈤3所不先前技藝的 號咖的傳送，到‘於從外部時脈信 設立於輸出緩衝器後端的資 資料暫存器比較）的時間H /17G(可與圖4中第二 施例，其時間操作示於圖5中 較佳具體實 脈信號XCLK之後，„ 4間取決於在外部時 時間，因此，比㈣^ 資料暫存器150上的 發明中比先寸拮获 圖’很明顯週期時間在本 ;力:=技藝來的短，更特別地，與先前技藝相比， 大哭於=傳統"級管線、结構中，可能縮短將感應放 大4出的資料到達主資料線mdl，/mdl的時間，也可能 ㈣透過輸出緩衝器⑽’從主資料線mdl,/mdl到達第二 育料暫存器170的時間。- 圖6爲説明圖4半導體記憶體部分之區塊電路圖，參照圖 6依據本發明較佳具體實施例之半導體記憶體，包括透 j區塊感應放大器陣列14〇連接至輸出驅動器18〇之記憶體 早兀陣列區塊130，第一資料會存器陣列15〇排列在區塊感 應放大器之輸出，且輸出資料至輸出緩衝器16〇，第二資 料暫存器陣列170接收來自輸出緩衝器16〇的資料。 如同已知’如果記憶體單元陣列13〇被建構成有許多單 兀陣列區塊130-1，…，l3〇-n，那麼區塊感應放大器14〇也被 建構成有相關區塊感應放大器陣列14〇·〗，…，l4〇-n，類似 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525187 A7 B7 五、發明説明（9 ) 地，第一資料暫存器150包含眾多第一資料暫存器陣列150-1，…，150-n，第一資料暫存器陣列150-1，…，150-n被放置 於眾多主資料線MDL1&/MDL1，MDL2&MDL2，…， MDLn&/MDLn的前端，輸出緩衝器160之眾多輸出缓衝器 160- 1，160- 2，…，160- η之每一個連接至相關配對的主資 料線 MDL1&/MDL1，MDL2&MDL2，…，MDLn&/MDLn，第 二資料暫存器170是被建構成有眾多第二資料暫存器陣列 170-1，170-2，…，170-n，其每一個皆連接於輸出驅動器180 之相關的眾多輸出驅動器180-1，180-2，…，180-n之前端。 參考圖5與6，根據本發明之具體實施例，先前技藝二級 管線結構中加入了 一級管線結構，以此方法建構，第一資 料暫存器陣列150-1，…，150-n對在第二時脈週期T2中輸入 的第二時脈PSA2有回應，第二資料暫存器陣列170- 1，…，170-n對在第三時脈週期T3中輸入的第三時脈Kdata有回應。 圖7爲一圖示電路圖·，説明區塊感應放大器14〇-i與圖6之 半導體記憶體之第一資料暫存器l50-i之内部結構，圖8爲 一圖示電路圖，説明區塊感應放大器14〇_丨與圖6之半導體 記憶體之資料輸出缓衝器160- i，第二資料暫存器170-i，以 及輸出驅動器180-i之内部結構·，參考圖7，區塊感應放大 器140-i是以眾多p -波道型m〇S(PMOS)電晶體P1-P11 ,眾多 η -波道型MOS(NMOS)電晶體N1-N7，以及CMOS反相器II所 建構的。 第一，第二，及第三PM〇S電晶體PI，P2，P3有被安排已 接收預充電信號PrECHLSDL的閘極終端，以預先充電資料 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐） 525187 A7 B7 五、發明説明（10 ) 線SDL，/SDL，第一與第二NMOS電晶體Nl，N2有分別連接 於第四與第五PMOS電晶體P4，P5，以及連接至資料線 SDL，/SDL·的閘極終端，回應感應放大器啓動信號PSA1的第 二NMOS電晶體N3，做動如第一感應放大器，以放大在資 料讀取操作中，預先充電資料線SDL，/SDL之間發展的電壓 差値，第六，第七，以及第八PMOS電晶體P6，P7，P8每一 級省安排已接收感應放大器啓動信號PSA1，_並在第一感應 放大器操作之前操作，以預先充電第一感應放大器之輸出 終端之閘極終端。 第九PMOS電晶體P9爲第二感應放大器的一部份，有一 閘極終端，被安排透過反向器II接收感應放大器啓動信號 PSA1，第六與第七NMOS電晶體N6，N7包括分別連接於第 二感應放大器輸出終端SA〇，/SA0的汲極終端，當第二感應 放大器操作時，這些電晶體N6，N7操作以固定第二感應放 大器之輸出終端SA0，/SA0於接地的電壓水準（0V)。 第一資料暫存器150- i的建構是以六個附加的反相器12- 17，兩個附加的PMOS電晶體P12，P13，以及八個附加的 NMOS電晶體N8-N15，第四與第五反相器14，15的輸入與輸 出連接在一起，藉此形成一反相器·閂鎖L1，第二反相器12 。第十二PMOS電晶體P12，以及第八與第九NMOS電晶體N8 ，N9被連接在一起，以形成自我閂鎖驅動電路，此自我閂 鎖驅動電路運作以自我閂鎖在第二感應放大器之第一輸出 終端SA0的資料，至閂鎖終端LAT1，而不需一外部控制信 號，第三反相器13，第十三PMOS電晶體，以及第十與第十 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525187 A7 B7 五、發明説明（11 ) 一 NMOS電晶體M10，Nl 1類似地運作爲一自我閂鎖驅動電 路，以自我閂鎖在第二感應放大器之第二輸出終端/ SAO之 資料，至互補的閂鎖終端/LAT1。 第十二NMOS電晶體N12有一閘極終端，被安排以接收第 二時脈PSA2以及連接至主資料線MDL的汲極終端，第十三 NMOS電晶體N13有一連接至第十二NMOS電晶體N12的汲極 終端，以及連接至第六反相器16的閘極終端，第六反相器 16的輸入終端連接至閂鎖終端LAT1，此電路作用爲中間驅 動電路，可傳送被閂鎖的資料至第一資料暫存器的後端， 回應第二時脈PSA2，類似地，第十四與第十五NMOS電晶 體N14，N15也運作如中間驅動電路：使用這兩種電路，可 在第二時脈PSA2提升至高壓前，預先將主資料線 MDL，/MDL充電至較高水準的電壓（如一供給電壓水準）。

現在參考圖8，輸出緩衝器160- i有四個附加的反相器18 ，19，110，111，兩附-加PMOS電晶體P14，P15，兩附加 NMOS電晶體N16，N17，一延遲單元D1，以及一 NOR閘極 NOR1，第八反相器18，第十六NMOS電晶體N16，以及第十 四PMOS電晶體P14被安排以預先充電主資料線MDL至高電 壓水準，以回應經由延遲單元D1傳送的NOR閘極NOR1的輸 出，同樣地，第九反相器19，第17NMOS電晶體N17，以及第 十五PMOS電晶體P15被安排以預先充電主資料線/MDL至高 電壓水準，以回應經由延遲單元D1傳送的NOR閘極NOR1的 輸出。 第二資料暫存器170-i連接於輸出緩衝器160 出終端 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 525187 A7 B7 五、發明説明（12 )

DataA，/DataA，第二資料暫存器170- i有三附加的反相器閂 鎖L2，L3，L4，反相器運作如自我閂鎖驅動電路，還有兩 個PMOS電晶體P16，P17，四個附加的NMOS電晶體N18-N21 ，第一閘極Gl，G2，以及第二閘極G3，G4，第三時脈 Kdata與互補的第三時脈/ Kdata，在第三時脈週期T3中傳送 ，分別爲第一與第二傳送閘極Gl，G2與G3，G4之路徑信號 〇 輸出驅動器180-i連接至第二資料暫存器170-i的輸出終 端 DataC，/DataC，且包含兩 NAND 閘極 NANI，NAN2，NAND 閘極之NANI，ΝΑΝ2其中之一有兩輸入終端，每一 NAND閘 極NANI，NAN2之一輸入終端，分別連接至相關的輸出終 端 DataC，/DataC，NAND 閘極 NANI，ΝΑΝ2其中之一之另一終 端，接收一輸出啓動信號ΟΕ。 反相器125連接至第二NAND閘極ΝΑΝ2的輸出終端，一驅 動PMOS電晶體P20之閘·極終端連接至第一 NAND閘極NAN 之輸出，且其源極終端連接至可接收一供給電壓，一驅動 NMOS電晶體N22閘極終端連接至反相器125的輸出終端，且 其汲極-源極波道連接至驅動PMOS電晶體P20與接地之間， 一連接PMOS與NMOS電晶體Ρ2(Γ，N22的汲極終端之節點， 形成一輸入/輸出終端（I/O)。 參考圖5，可得本發明之一具體實施例操作之一般説明 ，經由較佳具體實施例，在讀取操作期間，資料路徑的流 程，現在參考圖7與8加以説明，如圖7所示，當用於讀取 操作的感應放大器啓動信號PSA1被轉換成”高"電壓水準， -15- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 525187 A7 B7 五、發明説明（13 ) 第三NMOS電晶體N3會開啓，使得第一感應放大器（包含第 四與第五PMOS電晶體P4，P5以及第一與第二NMOS電晶體 Nl，N2)開始感應任何放大的動作，因此，會放大在資料 線SDL，/SDL之間發展的電壓水準之差値。 當感應放大器啓動信號PSA1被轉換成高電壓水準時，第 一反相器II輸出一"低”電壓水準，這使得第六與第七NMOS 電晶體N6，N7關閉，以停止對輸出終端SAO，/SAO的預先充 電，同時，第九PMOS電晶體P9被開啓，於是第二感應放大 器（包含第九，第十，以及第十一 PMOS電晶體P9，P10， P11以及第四與第五NMOS電晶體N4，N5)開始運作。 在存在選定的記憶體單元中的電荷由相關資料線分享， 且電壓水準高於或幾乎等於資料線SDL，/SDL上預先充電電 壓水準之後，第一感應放大器之第一 NMOS電晶體N1比第 二NMOS電晶體N2更強烈地開啓，這是因爲安排在第二 NMOS電晶體N2的電流路徑之第五PMOS電晶體P5 ,較第四 PMOS電晶體P4更強烈地開啓，隨著時間過去，閘極連接於 第五PMOS電晶體P5的没極的第四PMOS電晶體P4被關掉， 結果，第二感應放大器之第十PMOS電晶體Pi〇第十一比 PMOS電晶體Pi 1更強烈地開·啓，第二感應放大器之輸出終 端SAO，/SAO，藉由感應及放大電壓水準的過程，分別轉移 至其電壓的高低水準。 記憶體單元資料以輸出終端SAO，/SAO上的高低電壓水準 顯現’並自我閂鎖至第一資料暫存器150- i的反相器閂鎖L1 ’現在詳細説明自我閂鎖操作，顯現於輸出終端SAO的高 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525187 A7 ____B7_____ 五、發明説明（14 ) 電壓水準，被反相爲低水準，以開啓第十二PM〇s電晶體 P12，並關·閉第八NMOS電晶體N8，此時，藉由接收來自輸 出終端/ SAO的低電壓水準，將第九NMOS電晶體N9關閉， 結果，在閂鎖終端LAT1顯現出高電壓水準，另一方面，藉 由透過第三反相器13接收高電壓水準，將第十NMOS電晶體 N10開啓，而藉由再輸出終端sa〇顯現的高電壓水準，開啓 第十一NMOS電晶體Nil，藉由在互補的閂鎖終端/LAT]^ 現的低電壓水準，可將第十三PM〇s電晶體P13關閉。 第一自我閂鎖驅動電路（包括第二反相器][2，第十二 PMOS電晶體P12，第八與第九NMOS電晶體N8，N9)與第二 問鎖電路（包括第三反相器13，第十乒pM〇s電晶體pi3，以 及第十與第十一 NMOS電晶體N10，Nil)使得閂鎖終端 L A T1與互補的終端/ LAT1分別轉換至高與低電壓水準，閂 鎖終^ LAT1的高壓水準與互補的閂鎖終端/ LAT1之低壓水 準’藉由具有第四與第五反相器14，15的反相器閂鎖加以 問鎖’如此可分別由第六與第七反相器16，17加以反相至 低與南電壓水準。 畠主貝料線MDL，/MDL預先被束電時，中間驅動電路的 第十一與苐十四NMOS電晶體；ΝΓ12，· N14藉由第二時脈信號 PSA2開啓，然而，第十：NM〇s電晶體N13在閘極終端接收 到來自第六反相器16的低電壓水準，因此處於關閉狀態， 另一方面，自十iNM0S電晶體N15在其閘極終端接收到來 自第七反相器17的高電壓信號，因此處於開啓狀態，因此 ’ MDL並不形成連到接地的電流路徑，反而維持在高電壓 _____ -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 525187 A7 B7 五、發明説明（15 ) 水準，然而，互補的主資料線/ MDL中的電流流至地，藉 此維持在低電壓水準，最後，在閂鎖終端LAT1與互補的閂 鎖終端/ LAT1上的由中間驅動電路閂鎖的高與低電壓水準 ，與第二時脈信號PSA2同步被傳送至後端上的輸出缓衝器 160-i，在外部時脈信號XCLK的第二週期中轉換。_ 如圖8，主資料線MDL，/MDL上的高與低電壓水準，接著 在輸出缓衝器160-i上緩衝器，成爲來自其輸出終端 DataA，/DataA之輸出資料的低與高電壓水準，接著輸出資料 的低與高電壓水準，分別被閂鎖在第二資料暫存器170- i之 第一反相器閂鎖L2之閂鎖終端DataB與互補的閂鎖終端 / DataB ’低與高電壓水準藉由第十六:與第十七反相器η 6， II7加以反相，接著轉換成相關第一傳送閘極G1或G2的輸 入終端，分別通過第一傳送閘極Gl，G2的高與低電壓水準 ，被分別閂鎖至第二資料暫存器170- i的第二反相器閂鎖L3 ，成爲在第20與第21反湘器120，121之輸出終端的高與低電 壓水準，第二傳輸閘極G3，G4依據在外部時脈信號XCLK 中轉換的第三時脈週期Kdata與第三互補時脈週期/ Kdata， 分別傳輸低與高電壓水準，低與高電壓水準被閂鎖至第二 資料暫存器170- i之第三反相器·問鎖L4，藉此顯現在輸出終 端 DataC,/DataC上。 輸出驅動器180-i連接於第二資料暫存器170-i之輸出終 端DataC，/DataC，輸出終端180-i的第一NAND閘極ΝΑΝΙ接收 在第二資料暫存器170-i的輸出終端DataC上，與輸出啓動 信號OE上的資料，第一 NAND閘極ΝΑΝΙ藉此輸出一低電壓 -18 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 525187 A7 B7 五、發明説明（16 ) 水準，第二NAND閘極NAN2接收來自互補的輸出終端 / DataC與輸出啓動信號0E之資料，第二NAND閘極NAN2藉 此輸出低電壓水準，輸出啓動信號0E是以高電壓水準提供 於啓動步驟之時，結果，驅動PMOS電晶體P20被關閉，但 因爲第二十五反相器125在高電壓水準，驅動NMOS電晶體 N22被開啓’因此’從最後輸入/輸出終端I/O輸出的是一低 電壓水準，顯示選定的記憶體單元所儲存的資訊，在此方 法中，資料在外部時脈信號的第三週期後，開始連續輸出 至輸入/輸出終端I/O。 在依據本發明之原則建構一多級管線中，必須決定額外 的管線級數或階段（如，第一資料暫存器加在哪裡）應該放 哪裡，舉例來説，如果第一資料暫存器加在解碼器終端， 則難以減少週期時間，因爲在外部時脈信號的隨後週期中 ，資料由解碼器終端閂鎖至資料暫存器會延遲，如果第一 資料暫存器放置於輸出'緩衝器的終端輸出，如同先前技藝 之資料暫存器，則也難以減少週期時間，因爲接著週期時 間是以如同先前技藝中決定的。 如此，弄以上所述本發明之較佳具體實施例中，第一資 料暫存器連接於最靠近記憶體單元之第一感應放大器的輸 出，如果先前技藝中二級管線的方法施行於4百萬位元 (MB)同步管線SRAM，會產生275MHz的輸出速度 (tCYC=3.7ns)，比較起來，使用本發明之較佳具體實施例， 可得400MHz(tCYC=2.5ns)的輸出速度，代表了週期時間的 顯著縮短。 -19 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

裝 罐 525187 A7 B7 五 發明説明（17 )

裝 總之，依據本發明之較佳具體實施例，一額外之資料暫 存器設立於一般同步半導體記憶體之區塊感應單元資料放 大器與主資料MDL，/MDL之間，換句話説，一額外的一接 管線被加入於傳統二級管線結構，以縮短記憶體的週期時 間，依據具體實施例之週期時間tCYC並非由將資料閂鎖至 資料暫存器的時間所決定，該資料暫存器連接於輸出緩衝 器之後端，而是由資料在外部時脈信號之後，被閂鎖至第 一資料暫存器的時間所決定，其中第一資料暫存器緊接在 感應放大器之後，依據此組態與方法，即可能顯著地縮短 記憶體之週期時間。 如同以上所述，具有適當安排的二級以上管線結構之同 步管線半導體記憶體能夠縮短記憶體之週期時間，更特定 地，三或更多級管線能夠顯著地縮短需要閂鎖資料的時間 ，因此對高速同步半導體記憶體是有益的。 t 當以上所示與所述的電路代表本發明之較佳具體實施例 時，必須對他們做許多修正，因此，當本發明以較佳具體 實施例説明時，熟練該技藝者將確定較佳具體實施例之特 徵可在安排與細節上修正，而不背離這些敎條，在其他方 面，資料暫存器之電路元件可用其他電路元件替代，因此 該發明應可解釋成涵蓋所有在附加申讀：專利範圍之精神與 範圍内的所有方面與具體實施例。 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

1. 525187 、申請專利範圍 1 · ~種半導體記憶體，具有多級管線結構，其包含： 一二級管線結構；以及 孩二級管線結構之外，置於感應放大器與一般資料 線之間的資料暫存器。 2.根據申請專利範圍第丨項之記憶體，其中感應放大器 結構可感應並放大自第一時脈信號之後，選定的記憶 體單元之資料。 其中資料暫存器 3·根據申請專利範圍第1項之記憶體 包含： 及 自我閂鎖電路； 連接於自我問鎖驅動電路“之反相器閃鎖 以 連接於反相器問鎖輸出之中間驅動電路。 之二：:'專利MW項之記憶體，其中資料暫存器 構二一般資料線，以及其中-般資料線被建 稱馬預先无電至高電壓水準。 根據申請專利範圍第P 鎖的 器建構以嶋應放大“X 料暫存 資料以回應第：c的資料，並輸出閃 6’根據申請專利範圍第i项之 二二資料暫存器，建構以_二料暫二: ”料，並輪—作爲第三時= 飞準(CNS) 21 - 297 公 I) 六、申請專利範圍 回應；以及 川於接收弟二資料暫存器 料，並向外輸出該閂鎖的資料。 、貝 7.根據巾請專利範圍第5項之記憶體 存器有一内部三級閂鎖與 級傳輸問紅 在哭古—土 ^ —______ . T $ — #料暫 一種同步管線半導體記憶體，其包含·· 一記憶體單元陣列，包含眾多記憶體單元； 斤時脈.¼衝⑤，建構以接收_外部時脈信號，並產 生第-時脈信號，第二時脈信號，及第三時脈信號； 輸入緩衝器，建構以接收外部地址，以回應第一 時脈信號，並輸出該地址； ‘ 一解碼詻，建構以解碼由輸入緩衝器輸出的地址， 進入相關的列與行選擇信號，並輸出該列與行選擇信 號4 ά己憶體單元陣列·，以選擇一記憶體單元· 感應放大齋，建構以感應及放大來自選定記憶俨 單元的資料，以回應感應放大器啓動信號，並輸出該 經放大的資料； 一第一資料暫存器，被建構以儲存由感應放大器輸 出的放大的資料； 一中間驅動電路，被建構以提供儲存於第一資料暫 存器中的資料，制止資料線，以回應第二時脈信號； 一輸出緩衝器，被建構已緩衝器，並輸出主資料線 -22- 9 上的資料；以及 ::二，料暫存器，被建構以儲存由輪出缓衝器輸 β貝科’並提供儲存的資料至輸出驅動器，以回應 弟二時脈信號。 8項之記憶體，其中第一資料暫 根據申請專利範圍第 存器包含： 一目我閂鎖驅動電路；以及 連接於自我㈣驅動電路輸出之反相器閃鎖。 mg第8項之記憶體’其中主資料線是 連接，中間驅動電.路之輸出終端，且被建構以預先充 電至向電壓水準。 、 u·根據申請專利範圍第8項之記憶體，其中第二資料暫 存器有一内部三級閂鎖與二級傳輸閘極。 12. —種操作同步半導體記憶體之方法，其包含·· 在第一時脈週期中，閂鎖來自區塊感應放大器輸出 4資料，至連接於輸出緩衝器前端之第一資料暫存器； 在第二時脈週期中，閂鎖經閂鎖之資料，至連接於 輸出緩衝器後端之第二資料暫存器；以及 、 在第二時脈週期中，經由一輸出驅動器，向外輸出 儲存在第二資料暫存器上的閂鎖資料。 13.根據申請專利範圍第12項之方法，其進一步包本· 感應並放大來自於根據外部地址信號而選擇的記憶 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 中請專利範: 〈資料，以製造區塊感應放大器之輸出資料；以 ，終=:r接收來“塊感應放大器輸 14:::專利範圍第㈣之方法，其中來自第-資料 备的閂鎖資料，提供給主資料線。_ 15.=據:請專利範圍第14項之方法，其中時脈週期的量 裝 a疋外郅時脈信號輸入，至資料由第—資料暫存器 閂鎖至主資料線的時間。 口口 1據中料利範㈣12項之方法：其中將來自區塊感 雇放大咨所輸出的資料閂鎖至第一資料暫存器，包含 了在第-資料暫存器中的自我問鎖電路中自我閃鎖輸 出的資料。 17· 一同步管線半導體每憶體，其包含： 線 m 一記憶體單元陣列，包含眾多記憶體單元； 一區塊感應放大器，用於感應並放大回應感應放大器 啓動信號而選擇的記憶體單元之資料，該感應放大器 啓動信號在外部時脈信號之第—時脈週期中被轉換； 第一資料暫存器，用於問鎖由區塊感應放大器輸出 之貝料，及用於回應第二時脈信號，輸出經閂鎖的資 料； 第二資料暫存器，被建構以閃鎖由第一資料暫存器 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 輸出之資料，以及回應第三時 姐,, 哼脈k唬，輸出閂鎖的資 ，咸第二時脈信號在外部時 - " 轉換；以及肖脈的弟二時脈週期中被 —輸出驅動器，被建構以接收 ； 出的問鎖資料，以及向外輸^^的=于备輪 18.=::::第17!之暴”―資料暫存 ;的閃鎖貝枓輸出至主資料，，以及其中記憶體進— V包含-輸出緩衝器’被安排以接收主資料線上的資 =’：及被建構以緩衝器並傳送閃鎖資料至第二資料 暫存器。 19· 一同步管線半導體記憶體，其包‘： -記憶體單元陣列，包含眾多記憶體單元； 一區塊感應放大器，麟感應並放大回應感應放大器 啓動信號而選擇的記憶體單元之資料，該感應放大器 啓動信號在外部時脈信號之第一時脈週期中被轉換； 一連接於區塊感應放大器輸出之第—資料暫存器， 該第-資料暫存器被建構以閃鎖由區塊感應放大器輸 出之κ料，以及回應第二時脈，輸出問鎖資料至主資 料線，該第二時脈在第二時脈週期中被轉換； 一輸出緩衝器，被安排已接收並傳送由主資料線輸 出之閂鎖資料；以及 連接於輸出緩衝器與輸出驅動器之間的第二資料暫 -25- 525187 A B c D 々、申請專利範圍 ‘存器，被建構以接收來自輸出緩衝器之閂鎖資料，並 回應第三時脈信號，閂鎖及輸出閂鎖資料至輸出驅動 器，該第三時脈信號在第三時脈週期中被轉換。 20.根據申請專利範圍第18項之記憶體，其中週期時間是 由閂鎖資料由外部時脈信號的輸入，至輸出並顯現在 主資料線上的時間所決定。 - -26- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）