CN109742745A - 静电放电电路及集成电路 - Google Patents

Abstract

本发明实施例公开了一种静电放电电路、电源及电子设备。所述静电放电电路包括：噪声抑制单元，用于在输入位于目标范围内时产生第一控制信号；瞬态触发单元，与所述噪声抑制单元连接，用于基于所述第一控制信号产生第二控制信号；静电放电单元，与所述瞬态触发单元连接，用于根据所述第二控制信号导通，其中，所述静电放电单元，用于在导通时供包含有静电的所述输入输出。

Description

静电放电电路及集成电路

技术领域

本发明涉及电子技术领域，尤其涉及一种静电放电(Electro-Static Discharge，ESD)电路及集成电路。

背景技术

电子设备在使用的过程中，可能会有静电积累，而静电长时间积累没有得到及时的释放，会对电子设备的电子元器件造成损害，从而导致电子元器件的使用寿命缩短。在相关技术中提出了多种静电放电电路，但是相关技术中的静电放电电路时常有被烧毁的现象，或者，静电放电电路会导致电子设备出现大电流漏电现象。

发明内容

有鉴于此，本发明实施例期望提供一种静电放电电路及集成电路。

本发明的技术方案是这样实现的：

一种静电放电电路，包括：

噪声抑制单元，用于在输入位于目标范围内时产生第一控制信号；

瞬态触发单元，与所述噪声抑制单元连接，用于基于所述第一控制信号产生第二控制信号；

静电放电单元，与所述瞬态触发单元连接，用于根据所述第二控制信号导通，其中，所述静电放电单元，用于在导通时供包含有静电的所述输入输出。

基于上述方案，所述噪声抑制单元，还用于在所述输入处于所述目标范围外时导通，供所述输入输出，并输出第三控制信号；

所述瞬态触发单元，还用于基于所述第三控制信号产生控制所述静电放电单元断开的第四控制信号。

基于上述方案，所述噪声抑制单元，具体用于在所述输入处于所述目标范围内时断开，产生控制所述瞬态触发单元处于第一触发状态的所述第一控制信号；并在所述输入处于所述目标范围外时导通，产生控制所述瞬态触发单元处于第二触发状态的第三控制信号；

所述瞬态触发单元，用于在处于所述第一触发状态时，产生控制所述静电放电单元导通的所述第二控制信号，并在处于所述第二触发状态时，产生控制所述静电放电单元中受控开关断开的所述第四控制信号。

基于上述方案，所述噪声抑制单元，包括：

第一支路，用于在所述输入的电压位于目标电压范围外时导通，并在所述输入的电压位于所述目标电压范围内时不导通；

第二支路，与所述第一支路连接，用于在所述第一支路不导通时产生控制所述第一控制信号，并在所述第一支路导通时产生所述第三控制信号。

基于上述方案，所述第一支路，包括：

第一电阻；

至少一个开关管，与所述第一电阻串联，用于在所述输入位于所述目标范围外时导通，并用于在所述输入位于目标范围内时断开以使所述第一支路不导通。

基于上述方案，所述开关管包括：

二极管；

和/或，

NMOS管，其中，所述NMOS管的栅极和漏极连接。

基于上述方案，所述第二支路包括：

第一PMOS管，栅极连接在所述第一电阻和所述至少一个开关管之间，源极连接所述噪声抑制单元的输入端；

第一NMOS管，栅极连接在所述第一电阻和所述至少一个开关管之间，源极用于接地，漏极与所述第一PMOS管的漏极连接；

第二PMOS管，栅极分别与所述第一PMOS管的漏极和所述第一NMOS管的漏极连接，源极与所述噪声抑制单元的输入端连接，漏极与所述瞬态触发单元连接。

基于上述方案，所述瞬态触发单元，包括：

第三支路，与所述噪声抑制单元连接，用于根据所述第一控制信号产生第五控制信号，并根据所述第三控制信号产生第六控制信号；

第四支路，与所述第三支路连接，用于根据所述第五控制信号产生所述第二控制信号，并根据所述第六控制信号产生第四控制信号；

第五支路，连接在所述静电放电单元和所述第四支路之间，用于基于所述第二控制信号向所述第四支路提供反馈信号，其中，所述反馈信号，用于使所述第四支路输出预期的所述第二控制信号及所述第四控制信号。

基于上述方案，所述第三支路，包括：

第二电阻，

第一电容，第一极板分别与所述第二电阻及所述噪声抑制单元连接，第二极板用于接地。

基于上述方案，所述第四支路，包括：

第二NMOS管，栅极连接在所述第二电阻和所述第一电容之间，源极用于接地；

第三PNMOS管，栅极连接在所述第二电阻和所述第一电容之间，漏极与所述第二NMOS管的漏极连接，源极用于与所述噪声抑制单的输入端连接；

其中，所述第二NMOS管的漏极和所述第三PNMOS管的漏极，均与所述静电放电单元连接。

基于上述方案，所述第五支路，包括：

第三NMOS管，栅极分别与所述第二NMOS管的漏极和所述第三PNMOS管的漏极连接，源极用于接地，漏极分别与第二NMOS管的源极及所述第三PNMOS管的源极连接，其中，所述第三NMOS管的漏极，用于向所述第二NMOS管的源极和所述第三PNMOS管的源极输入所述反馈信号；所述反馈信号，用于使所述第二控制信号的输出时长达到预设时长；

和/或，

第四PMOS管，栅极分别与所述第二NMOS管的漏极和所述第三PNMOS管的漏极连接，源极用于与所述输入的输入端连接，漏极分别与第二NMOS管的源极及所述第三PNMOS管的源极连接，其中，所述第四PMOS管的漏极，用于向所述第二NMOS管的源极和所述第三PNMOS管的源极输入所述反馈信号；所述反馈信号，用于所述第四支路抑制干扰以维持所述第二控制信号及所述第四控制信号的稳定。

一种集成电路，包括：

如前述任意技术方案提供的静电放电电路，

功能电路，与所述静电放电电路连接，其中，所述静电放电电路用于释放对所述功能电路有害的静电功能电路。

本发明实施例提供的技术方案，在静电放电电路中引入了噪声抑制单元，在输入位于目标范围内时，产生第一控制信号，并由瞬态触发单元基于第一控制信号产生控制静电放电单元导通的第二控制信号，输入才能从静电放电单元输出，若输入中引入了大量的噪声时，输入会位于目标范围之外，由于噪声抑制单元不会产生第一控制信号，则静电放电单元断开；故减少了低阻抗的静电放电单元基于输入中噪声频繁导通或长时间导通产生的大电流漏电现象；与此同时，减少了噪声与目标信号叠加之后产生的输入触发静电放电电路大电流放电导致的电子元器件(例如，微分电路和/或加法电路等其他功能电路)被烧毁等现象，延长了电子元器件的使用寿命。

附图说明

图1为本发明实施例提供的第一种静电放电回路的结构示意图；

图2A为本发明实施例提供的一种噪声抑制单元的结构及状态示意图；

图2B为本发明实施例提供的另一种噪声抑制单元的结构及状态示意图；

图3A为本发明实施例提供的第一种噪声抑制单元的电子结构示意图；

图3B为本发明实施例提供的第二种噪声抑制单元的电子结构示意图；

图4A为本发明实施例提供的一种瞬态触发单元的结构及状态示意图；

图4B为本发明实施例提供的另一种瞬态触发单元的结构及状态示意图；

图5A为本发明实施例提供的第一种瞬态触发单元的电子结构示意图；

图5B为本发明实施例提供的第二种瞬态触发单元的电子结构示意图；

图5C为本发明实施例提供的第三种瞬态触发单元的电子结构示意图；

图6为本发明实施例提供的一种静电放电电路的结构示意图；

图7为本发明实施例提供的一种集成电路的结构示意图。

具体实施方式

以下结合说明书附图及具体实施例对本发明的技术方案做进一步的详细阐述。

如图1所示，本实施例提供一种静电放电电路，包括：

噪声抑制单元101，用于在输入位于目标范围内时产生第一控制信号；

瞬态触发单元102，与所述噪声抑制单元101连接，用于基于所述第一控制信号产生第二控制信号；

静电放电单元103，与所述瞬态触发单元102连接，用于根据所述第二控制信号导通，其中，所述静电放电单元103，用于在导通时供包含有静电的所述输入输出。

本实施例中，所述静电放电电路引入了噪声抑制单元101，可以用于过滤噪声。

所述输入可为包含有静电和/或的输入。在一些实施例中，所述输入的主要成分可能是目标信号，目标信号中可能叠加有噪声和/或ESD。或者，所述输入直接为ESD。该目标信号包括但不限于供电信号。此处，ESD为静电放电过程中产生的电流或电压。

若所述输入包含纹波噪声等噪声。若所述噪声的频率与静电所对应的ESD频率相当或者比ESD频率高时，噪声可以对瞬态触发单元102中的电容充电，从而使得电充的电位升高，进而电容电位升高的瞬态触发单元102可能会误输出控制静电放电单元103导通的控制信号，使得输入从静电放电单元103释放。静电放电单元103可包括一个或多个低阻抗放电回路，若低阻抗放电回路长时间保持导通，或者，频繁切换到导通状态，都会导致通过输入产生大电流的漏电现象。

在本实施例中，所述ESD频率可为ESD的上升沿所对应时长的倒数。例如，所述ESD上升沿在时域所对应的时长T1，则所述ESD频率可为1/T1。所述T1的时长范围可为：2-10ns。

在本实施例中，若输入包含噪声，则会使得输入的信号值位于到目标范围外，例如，目标信号叠加的噪声则输入整体上电压会超出目标电压范围。

在本实施中，若输入位于目标范围外，所述噪声抑制单元101是不会输出第一控制信号，则所述静电放电单元是维持关闭的，则所述静电放电单元将不会作为输入的输出回路，导致大电流的漏电现象，从而减少了因为噪声与ESD的频率相近，或噪声的频率高于ESD频率时导致低阻抗的静电释放单的长时间大电流漏电现象或频繁大电流漏电，从而减少了因漏电产生的功耗。

总之，在本实施例中噪声抑制单元101，会抑制噪声导致所述静电放电单元103的导通。在所述静电放电单元103中可存在一个或多个受控开关，这些受控开关根据所述瞬态触发单元102输出的控制信号闭合或断开，若受控开关断开，则所述静电放电单元导通，若所述受控开关断开，则所述静电放电单元不导通。若所述静电放电单元103导通，则ESD可以从所述静电放电单元103输出，若所述静电放电单元103不导通，则ESD不能从所述静电放电单元103输出。

所述瞬态触发单元102可为直接控制所述静电放电单元103导通或不导通(断开)的单元。所述瞬态触发单元102，可包括至少两个触发状态，该两个触发状态可以对应于静电放电单元103的导通和不导通两个状态。

在一些实施例中，所述瞬态触发单元102在收到第一控制信号之后，内部电路导通，输入可以进入到所述瞬态触发单元102中，可以使得瞬态触发单元102可以进行储能；若瞬态触发单元102储能到一定量，就能够输出导通静电放电单元103的第二控制信号；若瞬态触发单元102中存储的能量消耗掉了，则不再能输出导通静电放电单元103的第二控制信号，静电放电单元103进入到断开状态，此时，所述输入就不能再从静电放电单元103输出了。在一些实施例中，所述瞬态触发单元102可以持续输出所述第二控制信号的时长，可与输入中静电放电的时长相当，如此，一方面可以通过输入的输出实现静电放电，另一方面也可以尽可能的减少输入通过低电阻的静电放电单元103对外大电流放电。

在本实施例中，若噪声抑制单元101确定出输入位于第一范围内，则瞬态触发单元102会基于噪声抑制单元101的第一控制信号，产生控制所述静电放电单元103处于导通状态的第二控制信号。

所述静电放电单元103包括一个或多个并联的放电回路。所述放电回路中设置有受控开关，该受控开关的控制端与所述瞬态触发单元102的输出端连接，可以静电放电单元103中的受控开关基于第二控制信号闭合，从而导通静电放电单元103，从而使得输入可以从静电放电单元103输出，从而快速完成静电放电。

在一些实施例中，所述受控开关包括但不限于：MOS管、三极管或者衬底寄生NPN管。

在另一些实施例中，所述静电放电单元103接地，用于通过将输入导通到地，快速完成静电放电。

在一些实施例中，为了去除输入中的噪声，所述噪声抑制单元101，还用于在所述输入处于所述目标范围外时导通，供所述输入输出，并输出第三控制信号；所述瞬态触发单元102，还用于基于所述第三控制信号产生控制所述静电放电单元103断开的第四控制信号。

若所述输入中噪声很大，这种噪声是需要去除的，但是不能通过静电释放电源来释放，在本实施例中，会采用噪声抑制单元101来释放。

所述噪声抑制单元101的阻抗可远远大于所述静电放电单元103。由于静电放电单元103需要快速释放静电，一般阻抗都很小；故噪声抑制单元101的阻抗会大于所述静电放电单元103的阻抗。例如，所述噪声抑制单元101可以通过一个或多个阻抗元件的引入增大阻抗，使得输入从所述噪声抑制单元101输出时，电流值很小，从而即便输出输入，产生的功耗也很小。

在噪声抑制单元101自身导通时，可以形成输入的输出回路，所述输入输出，但是同时输出使得所述静电放电单元103处于断开状态的第三控制信号；如此，静电放电单元103维持在关闭状态，输入无法从所述噪声抑制单元101输出。在本实施例中，所述噪声抑制单元101在导通时可接地，通过将所述输入导通到地，释放掉输出信号中的纹波信号等噪声。

所述瞬态触发单元102，在接收到第三控制信号时，会控制静电放电单元103处于不导通状态，如此，所述输入无法从所述静电放电单元103输出。

在一些实施例中，所述噪声抑制单元101，具体用于在所述输入处于所述目标范围内时断开，产生控制所述瞬态触发单元102处于第一触发状态的所述第一控制信号；并在所述输入处于所述目标范围外时导通，产生控制所述瞬态触发单元102处于第二触发状态的第三控制信号。

首先，在所述第一触发状态下和第二触发状态下，所述瞬态触发单元102向所述静电放电单元103输出的信号不同；

其次，在第一触发状态下和第二触发状态下，所述瞬态触发单元102内部的信号流经路径不同，或者，瞬态触发单元102内部的电子元器件的开关状态不同。

具体地如，所述瞬态触发单元102，用于在处于所述第一触发状态时，产生控制所述静电放电单元103导通的所述第二控制信号，并在处于所述第二触发状态时，产生控制所述静电放电单元103断开的所述第四控制信号。

所述第二控制信号和所述第四控制信号均可为电平信号，例如，所述第二控制信号和所述第四控制信号所对应的电平值不同，如此，静电放电单元103在接收到不同的电平时，会处于不同的状态。

若所述静电放电单元103包括：基于NMOS管组成的放电回路，若NMOS管的栅极连接在所述瞬态触发单元102的输出端，则NMOS管的栅极接收到高于其开启电压的电平信号时导通，否则断开。

若所述静电放电单元103包括：基于三极管组成的放电回路，第二控制信号和第四控制信号可为不同电流值的电流信号；三极管可以根据电流信号的电流值控制自身的导通或断开，来控制静电放电单元103的导通或断开。

在一些实施例中，如图2A及图2B所示，所述噪声抑制单元101，包括：

第一支路1011，用于在所述输入的电压位于目标电压范围外时导通，并在所述输入的电压位于所述目标电压范围内时不导通；

第二支路1012，与所述第一支路1011连接，用于在所述第一支路1011断开时产生控制所述第一控制信号，并在所述第一支路1011导通时产生所述第三控制信号。

在一些实施例中，所述第一支路1011包括一个或多个在不同电压下，自身状态不同的元件，例如，二极管。二极管都有开启电压。一个或多个二极管串联之后，多个二极管的开启电压之和可作为所述目标电压的上限值。若输入的电压值大于这些二极管的开启电压之和，则第一支路1011自身导通，否则第一支路1011自身不导通。第一支路1011自身导通或不导通，会直接影响与第一支路1011连接的第二支路1012的导通或断开状态，或直接影响第二支路1012中的信号输入，并进一步镜像所述第二支路1012的输出。在本实施例中，输入的电压位于目标电压范围内时第二支路1012输出第一控制信号，否则输出第三控制信号。

在一些实施例中，所述第一支路1011，包括：

第一电阻；

至少一个开关管，与所述第一电阻串联，用于在所述输入位于所述目标范围外时导通，并用于在所述输入位于目标范围内时断开以使所述第一支路不导通。

所述第一电阻可为单一电阻，也可以由多个电阻串联组成。

在本实施例中，所述开关管可为各种类型的具有开关状态的电子管；例如，二极管或三极管或者MOS管。

例如，在一些实施例中，所述第一电阻可为可调电阻，可以根据当前输入从第一支路1011输出时的功耗需求，调整第一电阻的阻值。

在一些实施例中，这些开关管与第一电阻串联。开关管可以通过自身的导通和断开状态(即开关状态)控制第一支路1011的导通或不导通。

在一些实施例中，所述开关管包括：

二极管；

和/或，

NMOS管，其中，所述NMOS管的栅极和漏极连接。

二极管可为单向电子元器件，导通需要一定的开启电压。同样的NMOS管自身也具有导通和关闭两种状态，且导通或关闭NMOS管的条件也是需要获得一定的开启电压。在本实施例中，将NMOS管的栅极和漏极连接，可以起到与二极管相同的作用。

图3A展示的第一支路中包含有第一电阻R3，图3A中展示有二极管D1至DN。

图3B展示的第一支路中包含有第一电阻R3，图3B中展示有NMOS管Q2至QN。在图3B中NMOS管的栅极和漏极连接。

本实施例提供的一种结构简单、使用电子元器件少的第一支路1011。

在一些实施例中，所述第二支路1012包括：

第一PMOS管，栅极连接在所述第一电阻和所述至少一个开关管之间，源极连接所述噪声抑制单元的输入端；

第一NMOS管，栅极连接在所述第一电阻和所述至少一个开关管之间，源极用于接地，漏极与所述第一PMOS管的漏极连接；

第二PMOS管，栅极分别与所述第一PMOS管的漏极和所述第一NMOS管的漏极连接，源极与所述噪声抑制单元的输入端连接，漏极与所述瞬态触发单元102连接。

在本实施例中，所述第一PMOS管和所述第一NMOS管形成了一个反相器，可以用于在第一支路1011输出高电压时输出低电压；在第一支路1011输出低电压时输出高电压。第二PMOS管可为连接在所述反相器末端的受控开关。第二PMOS管可在反相器输出低电压时导通，可在反相器输出高电压是关闭。

图3中展示的Q10即为所述第一PMOS管；Q9为所述第一NMOS管；Q11为所述第二PMOS管。

在一些实施例中，如图4A及图4B所示，所述瞬态触发单元102，包括：

第三支路1021，与所述噪声抑制单元101连接，用于根据所述第一控制信号产生第五控制信号，并根据所述第三控制信号产生第六控制信号；

第四支路1022，与所述第三支路1021连接，用于根据所述第五控制信号产生所述第二控制信号，并根据所述第六控制信号产生第四控制信号；

第五支路1023，连接在所述静电放电单元和所述第四支路1022之间，用于基于所述第二控制信号向所述第四支路1022提供反馈信号。该反馈信号用于所述第四支路1022输出预期的第二控制信号及第四控制信号。例如，输出预期的第二控制信号及第四控制信号包括但不限于以下至少之一：第四支路输出的第二控制信号的输出时长达到预期时长；

第四支路输出的第二控制信号和第四控制信号的电平值为预设范围内的电平值。

在本实施例中，所述第三支路1021是瞬态触发单元102直接与所述噪声抑制单元101连接的支路，会基于瞬态触发单元102的不同输出，向第三支路1021输出不同的信号。

第四支路1022，为直接控制所述静电放电单元103的导通或断开状态的支路。

在一些实施例中，所述第三支路1021，包括：第二电阻，第一电容，第一极板分别与所述第二电阻及所述噪声抑制单元101连接，第二极板用于接地。

在一些实施例中，所述第一电容可为电解电容，可以根据需要调整所述第一电容的电容值，电容值的大小决定了第一电容充电速率，从而可以调整瞬态放电单元的向静电放电单元103的控制信号转换的速率。

在一些实施例中，所述第四支路1022，包括：

第二NMOS管，栅极连接在所述第二电阻和所述第一电容之间，源极用于接地；

第三PNMOS管，栅极连接在所述第二电阻和所述第一电容之间，漏极与所述第二NMOS管的漏极连接，源极用于与所述输入的输入端连接；

其中，所述第二NMOS管的漏极和所述第三PNMOS管的漏极，均与所述静电放电单元103连接。

在本实施例中，所述第四支路1022中的所述第二NMOS管和所述第三PNMOS管形成了反相器，即第四支路1022中输入高电平，则第四支路1022输出低电平；若第四支路1022输入低电平，则第四支路1022输出高电平。

在一些实施例中，所述第五支路1023，包括：

第三NMOS管，栅极分别与所述第二NMOS管的漏极和所述第三PNMOS管的漏极连接，源极用于接地，漏极分别与第二NMOS管的源极及所述第三PNMOS管的源极连接；所述第三NMOS管的漏极，用于向第二NMOS管的源极及所述第三PNMOS管的源极输入所述反馈信号，该反馈信号可用于使得第二控制信号的输出时长达到预设时长，该第二控制信号为导通静电放电电源的控制信号，即第二控制信号维持使得静电放电单元导通的时长要达到预设时长；所述预设时长可为完成静电释放的时长；

和/或，

第四PMOS管，栅极分别与所述第二NMOS管的漏极和所述第三PNMOS管的漏极连接，漏极分别与第二NMOS管的源极及所述第三PNMOS管的源极连接，源极用于与所述输入的输入端连接。其中，所述第四PMOS管的漏极，用于向所述第二NMOS管的源极和所述第三PNMOS管的源极输入所述反馈信号；所述反馈信号，用于所述第四支路抑制干扰以维持所述第二控制信号及所述第四控制信号的稳定。所述第四支路可能还接收到一些干扰，例如，第二NMOS管的源极可能会引入干扰，该干扰可能会导致第二控制信号和第四控制信号的电平值的高低发生变化，例如，干扰使得原本应该输出第二控制信号的第四支路输出了第四控制信号；或者，干扰使得原本应该输出第四控制信号的第四支路输出了第二控制信号，即干扰导致了第四支路的控制信号的翻转；而从第四PMOS管引入的反馈信号是可以抑制所述第四支路输出的控制信号翻转的异常的，从而维持第四支路输出的第二控制信号和第四控制信号的稳定。

所述第三NMOS管的引入，可以使得第二控制信号维持足够长的时间，使得静电放电单元103能够有足够长时间(例如，预设时长内)维持在导通状态，完成静电放电；而不是完全依赖第一电容存储的电量来维持静电放电单元103的导通状态；从而可以使用电容值更小的第一电容。电容的电容值与电容的尺寸正相关，如此，可以选择更小的电容，从而减少噪声抑制静电放电电路的体积，降低电容的硬件开销。

第四PMOS管为与第三NMOS管不同极性的开关管，第四PMOS管同样连接在静电放电单元103和第四支路1022之间。假设干扰的导致第四支路1022的输出信号发生翻转，由于第四PMOS管的反馈，可以及时纠正第四支路1022的输出，从而也具有一定对第二控制信号和/或第四控制信号发生翻转等异常的抑制作用。如图所示，若第四支路1022输出使得静电放电单元103导通的第二控制信号时，所述第四PMOS管是处于截止状态的，输入无法进入到第四支路1022影响第四支路1022的输出，从而将所述第四支路1022的输出信号进行锁定。若第四支路1022输出使得静电放电单元103断开的第四控制信号时，第四PMOS管处于导通状态，输入可以从第第四PMOS管引入到第四支路1022，从而维持第四支路1022输出第四控制信号。故，所述第四PMOS管可以锁定所述第四支路1022的状态，减少第二控制信号和/或第四控制信号的意外翻转。

基于同样的原理，在噪声抑制单元101中，为了减少因为噪声干扰导致第二支路的输出信号的翻转，可以在第二支路的输出端和输入端引入一个PMOS管，锁定所述第二支路的信号输出状态。

在一些实施例中，所述瞬态触发单元102的具体结构有多种，图5A、图5B及图5C均可作为瞬态触发单元102。

图5A所示为本实施例提供的包括：第三支路1021、第四支路1022及第五支路1023的瞬态触发单元。其中，在图5A中第三支路1021包括：第二电阻R1及电容C2；此处的电容C2为瞬态触发电路的储能元件。第四支路1022可包括：第二NMOS管Q2及第三PMOS管Q4。第五支路1023同时包括第三NMOS管Q7及第四PMOS管Q6。在一些实施例中，所述第五支路1023可仅包括第三NMOS管Q7或第四PMOS管Q6。

图5B为仅包括第三支路1021的瞬态触发单元102；图5C为同时包括：第三支路1021及第四支路1022的瞬态触发单元102。具体的第三支路1021及第四支路1022所包含电阻、电容等元器件可以参见图5A的描述。

图6为本发明实施例提供的一种静电放电电路，包括：

噪声抑制单元、与噪声抑制单元连接的瞬态触发单元，及与瞬态触发单元连接的静电放电单元。在图6中静电放电单元包括一条静电放电回路，在该静电放电回路上设置有NMOS管Q1。在图6中噪声抑制单元与瞬态触发单元之间，以及瞬态触发单元与静电放电单元之间都用虚线进行分离。图6中输入可为第一电源VCC的输出信号；VSS可表示第二电源，通常VSS可为接地点。

如图7所示，在本实施例中提供一种集成电路，包括：

电源，

前述一个或多个技术方案提供的静电放电电路，与所述电源的输出端连接，用于供所述电源释放静电。

该电源可为电压源，例如，可为电子设备中的Vdd或Vcc。

本实施例中电源还包括静电放电电路，该静电放电电路与电池的输出端连接，所述供电信号可为前述的目标信号，是前述实施例中输入的组成部分。若供电信号中有ESD，则可以通过静电放电电路的静电放电单元103释放，若供电信号中有加多的噪声，则可以通过静电放电电路中的噪声抑制单元101输出，使得包含有较大的噪声的输入与静电放电单元103隔离。

本实施例提供一种集成电路，包括：

前述任意实施例提供的静电放电电路；

功能电路，与所述静电释放电路连接，用于实现预定功能，所述静电放电电路用于释放掉对所述功能电路有害的静电。

在一些实施例中，所述功能电路可包括：变压电路和/或整理电路等各种电路。

在另一些实施例中，所述功能电路还可包括：各种用于计算的计算电路，例如，微分电路、积分电路、加法电路和/或减法电路等。

以下结合上述任意实施例提供几个具体示例：

示例1：

如图6所示，本示例提供一种噪声抑制静电放电电路，包括：噪声抑制单元；瞬态触发单元；连接在瞬态触发单元末端的静电放电单元。

通过噪声抑制单元的增加，瞬态触发单元会同时相应ESD脉冲和噪声脉冲，但ESD脉冲电压高于可接受的噪声脉冲，因此通过噪声抑制单元的静态电压控制机制，可以抑制噪声脉冲触发，只有真正ESD脉冲时，ESD放电器件Q1才会被触发开启放电。此处的ESD脉冲为ESD的波形，在静电放电时会形成三角性或类似三角形的脉冲。

瞬态触发单元包括Q7，通过Q7的反馈锁定作用，在较小的RC值设计下，可以有效延长开启时间，保证Q1有足够的开启时间放电。

瞬态触发单元包括Q6，通过Q6的反馈锁定作用，也可以实现一定的噪声抑制。

噪声抑制单元的控制机制由电阻R3和二极管串D1～DN完成，在芯片正常工作时及可接受的噪声范围内，二极管串保持关闭，从而Q11保持导通，因此R1和C2的输出被控制在高电位，Q1保持关闭状态。

当ESD发生或者输入中有不可接受(目标范围外)的噪声发生时，二极管串导通开启，Q11被关闭，此时噪声抑制单元被隔离，恢复正常的瞬态触发机制，Q1开启放电。

根据实际芯片ESD保护需要，通过调节二极管串中二极管的数量，可以实现对ESD放电开启电压的调节。

根据实际面积约束和放电需要，瞬态触发单元中的R1和C2乘积一般设计为2ns-1000ns范围。

ESD放电器件Q1，即可以采用衬底寄生NPN放电，也可以采用沟道放电，采用寄生结构放电时，需要按照ESD规则设计，采用沟道放电时，可以采用最下芯片版图(GDR)设计。

在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

另外，在本发明各实施例中的各功能单元可以全部集成在一个处理模块中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种静电放电电路，其特征在于，包括：

噪声抑制单元，用于在输入位于目标范围内时产生第一控制信号；

瞬态触发单元，与所述噪声抑制单元连接，用于基于所述第一控制信号产生第二控制信号；

静电放电单元，与所述瞬态触发单元连接，用于根据所述第二控制信号导通，其中，所述静电放电单元，用于在导通时供包含有静电的所述输入输出。

2.根据权利要求1所述的静电放电电路，其特征在于，

所述噪声抑制单元，还用于在所述输入处于所述目标范围外时导通，供所述输入输出，并输出第三控制信号；

所述瞬态触发单元，还用于基于所述第三控制信号产生控制所述静电放电单元中不导通的第四控制信号。

3.根据权利要求2所述的静电放电电路，其特征在于，

所述噪声抑制单元，具体用于在所述输入处于所述目标范围内时断开，产生控制所述瞬态触发单元处于第一触发状态的所述第一控制信号；并在所述输入处于所述目标范围外时导通，产生控制所述瞬态触发单元处于第二触发状态的第三控制信号；

所述瞬态触发单元，用于在处于所述第一触发状态时，产生控制所述静电放电单元导通的所述第二控制信号，并在处于所述第二触发状态时，产生控制所述静电放电单元不导通的所述第四控制信号。

4.根据权利要求3所述的静电放电电路，其特征在于，

所述噪声抑制单元，包括：

第一支路，用于在所述输入的电压位于目标电压范围外时导通，并在所述输入的电压位于所述目标电压范围内时不导通；

第二支路，与所述第一支路连接，用于在所述第一支路不导通时产生控制所述第一控制信号，并在所述第一支路导通时产生所述第三控制信号。

5.根据权利要求4所述的静电放电电路，其特征在于，

所述第一支路，包括：

第一电阻；

至少一个开关管，与所述第一电阻串联，用于在所述输入位于所述目标范围外时导通，并用于在所述输入位于目标范围内时断开以使所述第一支路不导通。

6.根据权利要求5所述的静电放电电路，其特征在于，

所述开关管包括：

二极管；

和/或，

NMOS管，其中，所述NMOS管的栅极和漏极连接。

7.根据权利要求5所述的静电放电电路，其特征在于，

所述第二支路包括：

第一PMOS管，栅极连接在所述第一电阻和所述至少一个开关管之间，源极连接所述噪声抑制单元的输入端；

第一NMOS管，栅极连接在所述第一电阻和所述至少一个开关管之间，源极用于接地，漏极与所述第一PMOS管的漏极连接；

第二PMOS管，栅极分别与所述第一PMOS管的漏极和所述第一NMOS管的漏极连接，源极与所述噪声抑制单元的输入端连接，漏极与所述瞬态触发单元连接。

8.根据权利要求2至7任一项所述的静电放电电路，其特征在于，

所述瞬态触发单元，包括：

第三支路，与所述噪声抑制单元连接，用于根据所述第一控制信号产生第五控制信号，并根据所述第三控制信号产生第六控制信号；

第四支路，与所述第三支路连接，用于根据所述第五控制信号产生所述第二控制信号，并根据所述第六控制信号产生第四控制信号；

第五支路，连接在所述静电放电单元和所述第四支路之间，用于基于所述第二控制信号向所述第四支路提供反馈信号，其中，所述反馈信号用于使所述第四支路输出预期的所述第二控制信号及所述第四控制信号。

9.根据权利要求8所述的静电放电电路，其特征在于，

所述第三支路，包括：

第二电阻，

第一电容，第一极板分别与所述第二电阻及所述噪声抑制单元连接，第二极板用于接地。

10.根据权利要求9所述的静电放电电路，其特征在于，

所述第四支路，包括：

第二NMOS管，栅极连接在所述第二电阻和所述第一电容之间，源极用于接地；

第三PNMOS管，栅极连接在所述第二电阻和所述第一电容之间，漏极与所述第二NMOS管的漏极连接，源极用于与所述噪声抑制单元的输入端连接；

其中，所述第二NMOS管的漏极和所述第三PNMOS管的漏极，均与所述静电放电单元连接。

11.根据权利要求10所述的静电放电电路，其特征在于，

所述第五支路，包括：

第三NMOS管，栅极分别与所述第二NMOS管的漏极和所述第三PNMOS管的漏极连接，源极用于接地，漏极分别与第二NMOS管的源极及所述第三PNMOS管的源极连接，其中，所述第三NMOS管的漏极，用于向所述第二NMOS管的源极和所述第三PNMOS管的源极输入所述反馈信号；所述反馈信号，用于使所述第二控制信号的输出时长达到预设时长；

和/或，

第四PMOS管，栅极分别与所述第二NMOS管的漏极和所述第三PNMOS管的漏极连接，源极用于与所述输入的输入端连接，漏极分别与所述第二NMOS管的源极及所述第三PNMOS管的源极连接，其中，所述第四PMOS管的漏极，用于向所述第二NMOS管的源极和所述第三PNMOS管的源极输入所述反馈信号；所述反馈信号，用于所述第四支路抑制干扰以维持所述第二控制信号及所述第四控制信号的稳定。

12.一种集成电路，其特征在于，包括：

如权利要求1至11任一项提供的静电放电电路；

功能电路，与所述静电放电电路连接，其中，所述静电放电电路用于释放对所述功能电路有害的静电。