CN112242696A

CN112242696A - 静电放电保护电路以及操作方法

Info

Publication number: CN112242696A
Application number: CN201910654465.1A
Authority: CN
Inventors: 黄崇祐; 曹太和; 林柏青
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2019-07-19
Filing date: 2019-07-19
Publication date: 2021-01-19

Abstract

一种静电放电保护电路，包括压降电路、检测电路以及箝位电路。所述压降电路用以依据第一电压产生第二电压。所述第二电压小于所述第一电压。所述检测电路耦接所述压降电路。所述检测电路用以依据所述第二电压以及输入电压产生控制信号。所述箝位电路耦接所述压降电路以及所述检测电路。所述箝位电路用以依据所述控制信号的电压位准提供静电放电路径。

Description

静电放电保护电路以及操作方法

技术领域

本发明涉及一种电路技术，特别涉及一种静电放电保护电路以及操作方法。

背景技术

随着集成电路技术的发展，晶体管的尺寸越来越小。据此，晶体管的耐压也越来越小。为避免静电放电(Electrostatic Discharge；ESD)对集成电路施加过度电性应力(Electrical Overstress；EOS)，一般会利用静电放电保护电路来保护集成电路。

发明内容

本发明的一些实施方式涉及一种静电放电保护电路，其包括压降电路、检测电路以及箝位电路。所述压降电路用以依据第一电压产生第二电压。所述第二电压小于所述第一电压。所述检测电路耦接所述压降电路。所述检测电路用以依据所述第二电压以及输入电压产生控制信号。所述箝位电路耦接所述压降电路以及所述检测电路。所述箝位电路用以依据所述控制信号的电压位准提供静电放电路径。

本发明的另一些实施方式涉及一种静电放电保护电路，其包括第一焊盘、检测电路以及箝位电路。所述第一焊盘用以接收输入电压且耦接第一二极管以及第二二极管。所述检测电路耦接所述第一二极管。所述检测电路用以依据所述输入电压以及第一电压输出控制信号。所述箝位电路耦接所述第二二极管。所述箝位电路用以依据所述控制信号的电压位准提供静电放电路径。

本发明的又一些实施方式涉及一种静电放电保护电路的操作方法，所述操作方法包括：通过压降电路依据第一电压产生第二电压，其中所述第二电压小于所述第一电压；通过检测电路依据所述第二电压以及输入电压产生控制信号；以及通过箝位电路依据所述控制信号的电压位准提供静电放电路径。

综上所述，通过本发明的静电放电保护电路以及操作方法，可有效地提供静电放电路径，以达到保护集成电路的功效。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能够更明显易懂，以下将结合附图以实施例的方式阐述本发明，其中：

图1是依照本发明一些实施例所绘示的静电放电保护电路的功能方块图；

图2是依照本发明一些实施例所绘示的静电放电保护电路的电路图；

图3是依照本发明一些实施例所绘示的静电放电保护电路的电路图；以及

图4是依照本发明一些实施例所绘示的静电放电保护电路的操作方法的流程图。

具体实施方式

在本文中所使用的术语“耦接”亦可指“电性耦接”，且术语“连接”亦可指“电性连接”。“耦接”及“连接”亦可指两个或多个组件相互配合或相互互动。

参考图1。图1是依照本发明一些实施例所绘示的静电放电(ElectrostaticDischarge；ESD)保护电路100的功能方块图。静电放电保护电路100可应用于集成电路中，以避免集成电路遭受过度电性应力。

以图1示例而言，静电放电保护电路100包括压降电路120、检测电路140以及箝位电路160。压降电路120、检测电路140以及箝位电路160耦接于节点N1。压降电路120接收电压V1并依据电压V1在节点N1产生电压V2，且电压V2小于电压V1。电压V1例如是3.3伏特而电压V2例如是2.3伏特。在一些实施例中，电压V1来自电源。上述各电压的数值仅为示例，各种适用的数值皆在本发明的范围内。在一些实施例中，静电放电保护电路100还包括焊盘P1。焊盘P1例如是输入输出焊盘(IO pad)且耦接输入输出组件或核心组件(core device)。焊盘P1用以接收输入电压VIN。检测电路140依据输入电压VIN以及电压V2产生控制信号CS。箝位电路160依据电压V2以及控制信号CS的电压位准提供静电放电路径。

通过压降电路120的配置，箝位电路160可操作在较低的电压(例如：电压V2)下。据此，箝位电路160中的晶体管的尺寸得以缩小且可有效地提供静电放电路径。

在一些实施例中，焊盘P1耦接至节点N1的路径上包括二极管，焊盘P1耦接至检测电路140的路径上也包括二极管，如图2及图3所示。

参考图2。图2是依照本发明一些实施例的静电放电保护电路200的电路图。

在一些实施例中，压降电路120包括晶体管M1。晶体管M1例如是N型晶体管。以图2示例而言，晶体管M1是N型金属氧化物半导体场效晶体管(NMOS)，但本发明不以此为限。晶体管M1包括第一端(源极端)、第二端(汲极端)、控制端(闸极端)以及基极端。晶体管M1的第一端耦接节点N1，晶体管M1的第二端接收电压V1，且晶体管M1的基极端耦接接地端GND。在一些实施例中，压降电路120更包括电阻R1。电阻R1耦接于晶体管M1的第二端与晶体管M1的控制端之间。如前所述，在一些实施例中，电压V1来自电源。通过电阻R1的配置，可避免晶体管M1的控制端直接耦接电源，进而提高晶体管M1的可靠度。另外，晶体管M1的基极端耦接接地端GND，可提高晶体管M1的等效电阻。如此，可使得电压V2降至更低。如此，箝位电路160中的晶体管的尺寸得以缩更小。

上述压降电路120的实现方式仅为示例。压降电路120的各种实现方式皆在本发明的范围内。举例而言，压降电路120可采用PMOS、二极管、双极性接面晶体管(BJT)、电阻或上述任意组合实现。

在一些实施例中，检测电路140包括电容C1、电阻R2以及反相电路142。电容C1、电阻R2以及反相电路142耦接于节点N2。反相电路142依据节点N2的电压位准输出控制信号CS给箝位电路160。节点N2的电压位准相关于电压V2以及输入电压VIN。举例而言，当节点N2的电压位准为高(低)电压位准时，控制信号CS具有低(高)电压位准。以图2示例而言，电容C1包括第一端以及第二端。电容C1的第一端耦接接地端GND，且电容C1的第二端耦接节点N2。电阻R2包括第一端以及第二端。电阻R2的第一端耦接节点N2，且电阻R2的第二端耦接节点N1。反相电路142包括晶体管M2以及M3。晶体管M2以及M3例如是N型以及P型晶体管。以图2示例而言，晶体管M2是NMOS且晶体管M3是PMOS，但本发明不以此为限。晶体管M2以及晶体管M3都包括第一端、第二端以及控制端。晶体管M2的第一端耦接接地端GND。晶体管M3的第一端耦接二极管D1。晶体管M3的第二端与晶体管M2的第二端耦接于节点N3，且晶体管M3的控制端与晶体管M2的控制端耦接于节点N2。

上述检测电路140的实现方式仅为示例。检测电路140的各种实现方式皆在本发明的范围内。举例而言，电容C1可采用金属-氧化层-金属(Metal-Oxide-Metal；MOM)或金属-绝缘层-金属(Metal-Insulator-Metal；MIM)电容。在一些其他实施例中，电容C1可被二极管、NMOS或PMOS所取代。

在一些实施例中，箝位电路160包括晶体管M4。晶体管M4例如是N型晶体管。以图2示例而言，晶体管M4是NMOS，但本发明不以此为限。晶体管M4包括第一端、第二端以及控制端。晶体管M4的第一端耦接接地端GND，晶体管M4的第二端耦接二极管D2，且晶体管M4的控制端耦接节点N3以接收控制信号CS。当控制信号CS具有高电压位准时，晶体管M4导通。据此，箝位电路160可提供静电放电路径PA。当控制信号CS具有低电压位准时，晶体管M4截止。据此，静电放电路径PA被切断。

上述箝位电路160的实现方式仅为示例。箝位电路160的各种实现方式皆在本发明的范围内。举例而言，晶体管M4可采用N型BJT或P型晶体管实现。然而，当晶体管M4采用P型晶体管(例如：PMOS或P型BJT)实现时，反相电路142可采用两级反相器串接实现或者将晶体管M4的控制端(或基极端)直接耦接至节点N2。

如前所述，通过压降电路120的配置，箝位电路160可操作在较低的电压(例如：电压V2)下。据此，箝位电路160中的晶体管M4的通道长度得以缩小，可降低晶体管M4的导通电阻(Ron)。当晶体管M4的导通电阻降低时，节点N1的电压位准亦降低。如此，可避免连接于焊盘P1的输入输出组件或核心组件损坏。

在操作上，当静电放电事件未发生时，节点N2的电压位准为低电压位准，控制信号CS具有高电压位准。此时，箝位电路160的晶体管M4导通以提供静电放电路径PA。当焊盘P1发生静电放电事件时，输入电压VIN以及节点N1的电压位准会快速地被拉高。位于节点N1被拉高后的电压位准会对经由电阻R2对电容C1充电。由于电阻R2与电容C1形成电阻-电容延迟(RC delay)，且电阻-电容延迟对应于时间常数(time constant)，因此节点N2的电压位准会缓慢地被拉高。在节点N2的电压位准被拉高到高电压位准之前(节点N2的电压位准仍为低电压位准)，控制信号CS仍具有为高电压位准。据此，晶体管M4仍为导通以提供静电放电路径PA。而静电放电电流可经由静电放电路径PA流至接地端GND。经过一段时间，节点N2的电压位准被拉高到高电压位准。此时，控制信号CS转为低电压位准。据此，晶体管M4截止。静电放电路径PA被切断。如此，当集成电路在正常操作时，电源所提供的电压V1不会经由晶体管M4漏掉。

如前所述，通过压降电路120的配置，节点N1的电压V2较低(例如：低于电压V1)。也就是说，当静电放电事件发生或处于系统放电模式(system ESD)时，节点N2的电压位准较低。如此，控制信号CS的电压位准较高，可使得晶体管M4较容易导通，以有效地提供静电放电路径PA。

在一些实施例中，静电放电保护电路200更包括二极管D1-D3。二极管D1耦接于焊盘P1与检测电路140之间。二极管D2耦接于焊盘P1与箝位电路160之间。二极管D3耦接于焊盘P1与接地端GND之间。当晶体管M4导通以排放静电放电电流时，晶体管M4的第二端(汲极端)的电压位准被拉低。由于晶体管M4的第二端以及晶体管M3的第一端分别耦接至二极管D2以及二极管D1，因此晶体管M3的第一端的电压位准不会直接受晶体管M4的第二端的电压位准影响。据此，晶体管M3的第二端(控制信号CS)的电压位准也不会受影响，以确保晶体管M4的导通程度。另外，由于晶体管M4的控制端(控制信号CS)的电压位准不会随着晶体管M4的第二端的电压位准降低而被拉低，因此晶体管M4的面积得以缩小。

在一些实施例中，静电放电保护电路200可不配置压降电路120，而电源直接将电压V1供应至节点N1。如此，检测电路140将依据输入电压VIN以及电压V1产生控制信号CS，且箝位电路160将依据控制信号CS的电压位准提供静电放电路径PA。

参考图3。图3是依照本发明一些实施例的静电放电保护电路300的电路图。为易于理解，于图3中的类似组件将与图2使用相同符号。以下仅针对图3与图2之间的不同处进行描述。

以图3示例而言，静电放电保护电路300还包括焊盘P2以及二极管D4。在一些实施例中，焊盘P2为输入输出焊盘(IO pad)且耦接于节点N1。二极管D4耦接于节点N1与检测电路140之间。二极管D4包括第一端(阳极端)以及第二端(阴极端)。二极管D4的第一端耦接节点N1，且二极管D1的第二端耦接晶体管M3的第一端。据此，晶体管M3的第一端的电压位准可依据节点N1的电压位准产生。如此，当焊盘P2发生静电放电事件时，反相电路142得以正常操作。

在一些其他实施例中，静电放电保护电路300可不配置二极管D4，而节点N1直接耦接至晶体管M3的第一端。另外，上述二极管D1-D4的实现方式仅为示例。二极管D1-D4亦可采用NMOS、PMOS或电阻实现。在一些实施例中，二极管D4或其他具有相同功效的替代组件(如NMOS、PMOS或电阻)亦可称作压差电路。

在一些其他实施例中，产生电压V1的电源可耦接静电放电保护电路。如此，当电源发生静电放电事件时，该静电放电保护电路可提供静电放电路径，以避免电源的静电放电造成集成电路损坏。

参考图4。图4是依照本发明一些实施例所的静电放电保护电路的操作方法400的流程图。操作方法400包括操作S402、S404以及S406。在一些实施例中，操作方法400被应用于图1的静电放电保护电路100中，但本发明不以此为限。为易于理解，操作方法400将搭配图1进行讨论。

在操作S402中，通过压降电路120依据电压V1产生电压V2。电压V2小于电压V1。

在操作S404中，通过检测电路140依据电压V2以及输入电压VIN产生控制信号CS。在一些实施例中，当静电放电事件未发生时，节点N2的电压位准为低电压位准且控制信号CS具有高电压位准。当焊盘P1发生静电放电事件时，输入电压VIN以及节点N1的电压位准会快速地被拉高。经过一段时间后，节点N2的电压位准亦会被拉高到高电压位准。此时，控制信号CS具有低电压位准。

在操作S406中，通过箝位电路160依据控制信号CS的电压位准提供静电放电路径PA。在一些实施例中，当控制信号CS具有高电压位准时，晶体管M4导通。据此，箝位电路160可提供静电放电路径PA，以排放静电放电电流。

综上所述，通过本发明中的静电放电保护电路以及操作方法，可有效地提供静电放电路径，以达到保护集成电路的功效。

虽然本发明公开上述实施方式，但上述实施方式并非用以限制本发明，任何本领域技术人员，在不脱离本发明之精神和范围内，当可作各种变更与修改，因此本发明的保护范围以权利要求中所述为准。

附图中符号的说明：

100、200、300：静电放电保护电路

120：压降电路

140：检测电路

142：反相电路

160：箝位电路

400：操作方法

C1：电容

CS：控制信号

D1、D2、D3、D4：二极管

GND：接地端

M1、M2、M3、M4：晶体管

N1、N2、N3：节点

P1、P2：焊盘

PA：静电放电路径

R1、R2：电阻

VIN：输入电压

V1、V2：电压

S402、S404、S406：操作

Claims

1.一种静电放电保护电路，包括：

压降电路，其用以依据第一电压产生第二电压，所述第二电压小于所述第一电压；

检测电路，其耦接所述压降电路，所述检测电路用以依据所述第二电压以及输入电压产生控制信号；以及

箝位电路，其耦接所述压降电路以及所述检测电路，所述箝位电路用以依据所述控制信号的电压位准提供静电放电路径。

2.根据权利要求1所述的静电放电保护电路，其特征在于，所述压降电路、所述检测电路以及所述箝位电路耦接于第一节点，且所述压降电路用以于所述第一节点产生所述第二电压。

3.根据权利要求2所述的静电放电保护电路，其特征在于，还包括：

压差电路，其耦接于所述第一节点与所述检测电路之间。

4.根据权利要求3所述的静电放电保护电路，其特征在于，所述压差电路为第三二极管，所述第三二极管包括第一端以及第二端，所述第三二极管的第一端与焊盘以及所述箝位电路耦接于所述第一节点，且所述第三二极管的第二端耦接所述检测电路。

5.根据权利要求1所述的静电放电保护电路，其特征在于，所述检测电路经由第一二极管耦接第一焊盘，所述箝位电路经由第二二极管耦接所述第一焊盘，且所述第一焊盘用以接收所述输入电压。

6.一种静电放电保护电路，包括：

第一焊盘，其用以接收输入电压且耦接第一二极管以及第二二极管；

检测电路，其耦接所述第一二极管，所述检测电路用以依据所述输入电压以及第一电压输出控制信号；以及

箝位电路，其耦接所述第二二极管，所述箝位电路用以依据所述控制信号的电压位准提供静电放电路径。

7.根据权利要求6所述的静电放电保护电路，其特征在于，还包括：

压差电路，其耦接于所述箝位电路与所述检测电路之间。

8.根据权利要求7所述的静电放电保护电路，其特征在于，所述压差电路为第三二极管，所述第三二极管包括第一端以及第二端，所述第三二极管的第一端与所述第二二极管、所述箝位电路以及第二焊盘耦接于第一节点，且所述第三二极管的第二端耦接所述检测电路。

9.一种静电放电保护电路的操作方法，包括：

通过压降电路依据第一电压产生第二电压，其中所述第二电压小于所述第一电压；

通过检测电路依据所述第二电压以及输入电压产生控制信号；以及

通过箝位电路依据所述控制信号的电压位准提供静电放电路径。

10.根据权利要求9所述的操作方法，其特征在于，通过所述箝位电路依据所述控制信号的电压位准提供所述静电放电路径还包括：

依据具有第一电压位准的所述控制信号导通所述箝位电路的晶体管，以提供所述静电放电路径；以及

依据具有第二电压位准的所述控制信号截止所述晶体管，以切断所述静电放电路径。