KR0132022B1 - 다이오드 및 그의 제조방법 - Google Patents

다이오드 및 그의 제조방법

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KR0132022B1
KR0132022B1 KR1019940000406A KR19940000406A KR0132022B1 KR 0132022 B1 KR0132022 B1 KR 0132022B1 KR 1019940000406 A KR1019940000406 A KR 1019940000406A KR 19940000406 A KR19940000406 A KR 19940000406A KR 0132022 B1 KR0132022 B1 KR 0132022B1
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Abstract

내용 없음.

Description

다이오드 및 그의 제조방법
본 발명은 무접점 릴레이(relay)소자용 다이오드 및 그의 제조방법에 관한것으로, 특히 스위치 '오프(off)'시 반도체 기판이 플로팅(floating)되어 소자가 전기적으로 분리되지 않고 전원전압 전위가 되므로써 발생되는 래치-업(latch-up)을 방지하는 데 무접점 릴레이 소자용 다이오드 및 그의 제조방법에 관한 것이다.
최근, 히로의 설계 및 반도체 제조공정 기술의 향상에 따라 개별소자들로 이루어진 회로들을 집적회로화하기 위해 많은 연구가 이루어지고, 실제로 많은 회로들이 집적회로화 되고 있다.
이러한 개별소자들로 이루어진 회로들을 집적회로화 하므로써 수명연장, 소형경량화, 동작특성 향상 및 원가절감들의 잇점이 있다.
이러한 추세에 따라 다이오드를 정류기로 사용하는 무접점 릴레이소자를 집적회로로 만들기 위한연구가 계속되고 있다.
제1도는 종래의 전형적인 다이오드의 단면도이다.
제1도를 참조하면, 종래 다이오드는 P형 반도체 기판(11)에 결정성장된 N형 에피택셜층(15)의 소정부분에 베이스 영역이 되는 P형 웰(17)과, 이 P형 웰(17)내에 에미터 영역이 되는 N 형 웰(21)과 PN접합을 이루고 있다. 그리고, P형 반도체 기판(11)과 N 형 에피택셜층(15)의 사이에 기생 트랜지스터의 생성을 방지하기 위한 N+ 형 매입층(buried layer;13)이 형성되어 있으며, 소자를 분리하기 위한 P+형 소자분리 영역(19)이 P형 반도체 기판(11)과 연결되도록 P형 웰(17)의 주위의 N형 에피택셜층(15)의 소정부분에 형성되어 있다. 또한, P형 웰(17)과 N형 웰(21)의 표면에 베이스 및 에미터 전극들(25,27)이 형성되어 있고 나머지 부분에 산화막(23)이 형성되어 있다.
상기한 구조의 다이오드는 P형 웰(17)과 N형 웰(21)이 순방향으로 접합을 이루어 정류작용을 하는 데 P형 반도체 기판(11)과 접지 상태이므로 P형 소자분리영역(19)에 의해 소자가 전기적으로 분리된다.
그러나, 상기한 바와같은 종래 다이오드가 무접점 릴레이에 사용될 때 반도체 기판이 외부스위치와 전기적으로 연결되어 스위치 '오프' 시 반동체 기판은 접지상태가 되지 않고 전원전압 전위로 플로팅(floating)되어 전기적으로 절연되지 않는다. 그 결고, 다이오드는 PNPN 다이리스터(SCR)의 구조가 되므로써 래치업을 발생시켜 소자를 파괴시키는 문제점이 있었다.
따라서 본 발명의 목적은 스위치 '오프'시에 반도체 기판이 플로팅되어도 다이리스터 구조가 형성되어 래치업에 의해 소자가 파괴되는 것을 방지할 수 있는 무접점 릴레이용 다이오드를 제공함에 있다.
본 발명의 다른 목적은 상기와 바와같은 무접점 릴레이용 다이오드의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 일관점에 따른 본 발명은, 제1도전형의 반도체기판; 상기 반도체 기판의 상부에 형성된 제1도전형과 다른 도전형인 제2도전형의 에피택셜층; 상기 제2도전형의 에피택셜층의 소정부분에 확산된 제1도전형웰; 상기 제1도전형 웰의 소정부분에 확산되어 PN접합을 이루는 제2도전형웰; 상기 제1도전형 웰 하부의 반도체 기판과 에피텍셜층에 걸쳐 형성된 고농도 제2도전형의 매입층; 상기 제2도전형 매입층 주위의 제2도전형 에피택셜층에도 반도체 기판과 연결되도록 형성된 고농도 제1도전형의 소자분리영역; 및 상기 제1도전형 웰 주위의 에피택셜층에 매입층과 연결되도록 형성되어 상기 매입층과 더불어 반도체 기판과 제1도전형 웰을 전기적으로 분리하는 고농도 제2도전형 싱크로 이루어진 무접점 릴레이용 다이오드를 제공한다.
상기 다른 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 제1도전형의 반도체 기판에 제2도전형의 에피택셜층을 결정성장함과 동시에 소정부분에 반도체 기판과 에피택셜층에 걸쳐 고농도 제2도전형의 매입층을 형성하는 공정; 상기 매입층 상부의 에피택셜층에 제1도전형 웰을 형성하는 공정; 상기 매입층 주위의 에피택셜층에 상기 반도체 기판과 연결되는 고농도 제1도전형의 소자분리영역을 형성하는 공정; 상기 에피택셜층의 소정부분에 상기 매입층과 연결되는 고농도 제2도전형의 싱크를 형성하는공정; 및 상기 제1도전형 웰내에 제2도전형 웰을 형성하는 공정으로 이루어진 무접점 릴레이용 다이오드의 제조방법을 제공한다.
제1도는 종래의 다이오드의 단면도,
제2도는 본 발명의 바람직한 실시예에 따른 다이오드의 단면도,
제3도는 본 발명에 따른 다이오드의 제조공정도.
도면의 주요부분에 대한 부호의 설명
31 : P형 반도체 기판, 33 : N+형 매입층,
35 : N형 에피택셜층, 36,45 : 산화막,
37,43 : P형 및 N형 웰, 39 : P+소자분리영역,
41 : N+형 싱크, 47,49 : P+형 및 N+형 영역,
51,53 : 베이스 및 에미터 전극
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
제2도는 본 발명의 바람직한 실시예에 따른 무접점 릴레이용 다이오드의 단면도이다.
제2도를 참조하면, 본 발명의 무접점 릴레이용 다이오드는 다이오드 P형 반도체 기판(31)에 결정성장된 N형 에피택셜층(35)의 소정부분에 베이스 영역이되는 P형 웰(37)과, 이 P형 웰(37)내에 에미터 영역이 되는 N형 웰(43)이 형성되어 PN접합을 이룬다. 이때, N형 에피택셜층(35)은 인(P), 안티몬(sb)또는 아세닉(As)등의 N형 불순물이 도핑(doping)되어 10∼15㎛ 정도의 두께로 결정 성장된다. 또한, P형 웰(37)은 브론(Borom)등의 P형 불순물이 3.8×1014∼ 4.8×1014/cm2 정도가 6∼8㎛ 정도의 깊이로 주입되며, N형 웰(43)은 N형 불순물이 1×1014∼ 5×1014/cm3정도가 1.5∼2㎛ 정도의 깊이로 확산되어 형성된다.
한편, P 형 웰(37)의 하부에는 P형 반도체 기판(31)과 N 형 에피택셜층(35)에 걸쳐 면저항이 10∼25Ω/□ 가 되도록 N 형 불순무이 도핑된 N+형 매입층(33)이 형성된다. 또한, P형 웰(37)과 소정거리 이격되어 주위의 N형 에피택셜층(35)에 불순물이 1×1018∼ 5×1021/cm3확산된 N+형 싱크(Sink:41)가 형성된다.
여기에서, N+형 싱크(41)는 N+형 매입층(33)과 연결되어 P형 반도체 기판(31)과 P형 웰(37)을 전기적으로 분리시킨다. 또한, N+형 싱크(41)주위의 N형 에피택셜층(35)에 상기 P형 불순물이 1×1020∼ 5×1021/cm3확산된 P+형 소자분리층(39)이 P형 반도체 기판(31)과 연결되도록 형성된다.
그리고, 상기 P 형 및 N 형 웰들(37,43)의 표면이 소정부분에 알루미튬(Al)등의 도전성금속으로 이루어진 베이스 및 에미터 전극들(51,53)이 각각 형성되고, 그외의 나머지 부분에 산화막(45)이 형성된다. 상기에서 P 형 및 N형 웰들(37,43)의 베이스 및 에미터 전극들(51,53)과 접촉되는 소정부분에는 P+ 형 및 N+형 영역들(47,49)이 형성된다. 여기에서, P+형 영역(47)은 P형 웰(37)의 깊은 접합에 의해 표명의 불순물 농도가 낮아지는 것을 방지하여 누설전류를 방지하며, N+형 영역(49)은 에미터 전극(53)과 오믹(ohmic)접축을 이루어 정류특성을 좋게 한다.
한편, 본 발명의 무접점 릴레이용 다이오드는 P형 반도체 기판(31)이 외부의 스위치(도시되지 않음)에 연결되어 있고, P형 웰(37)과 N형 웰(43) 이 PN접합을 이룬다. 그러므로, 스우치 '온'(on)시 P형 반도체 기판(31)은 접지되고 P형 웰(37)과 N형 웰(43)은 순방향 바이어스가 인가되어 정류작용을 한다. 이때,P형 반도체 기판(31)과 P+소자 분리영역(39)이 접지되어 소자간이 절연되다. 그러나, 스위치 '오프'시 P형 웰(37)과 N형 웰(43)이 접지가 되며, 또한 P형 반도체 기판(31)은 스위치와 전기적으로 연결되지 않아 접지상태에서 플로팅 상태가 된다.
그 결과, P형 반도체 기판(31)의 전압은 전원전압의 전위까지 상승하게 되어 인접하는 소자들과 전기적으로 연결되므로 다이오드는 PNPN 다이리스터의 구조를 이루게 된다. 이때, 상기한 다이오드는 N+형 매립층(33)과 싱크(41)를 이용하여 P형 반도체 기판(31)과의 절연특성을 향상시켜 기생 다이리스터(SCR)의 발생으로 인한 래치-업 현상을 차단하므로써 래치-업으로 인한 소자 파괴를 효과적으로 방지할 수 있다.
또한, P형 웰(37)과 N형 웰(43)의 깊이와 차가 크므로 다이오드의 내압(breakdown)을 크게 한다. 그리고 , P 형 웰(37)이 깊게 형성되면 표면의 불순물 농도가 낮아져 누설전류(lackage current)가 흐르는데 P+형 영역(47)은 P형 웰(37)의 표면의 불순물 농도를 높게 하여 누절전류의 발생을 방지한다. 또한, N+형 영역(49)은 에미터 전극(53)과 오믹 접촉되어 P형 웰(37)과 N형 웰(43)이 접합을 이루는 다이오드의 정류특성을 향상시킨다.
제3도(A)내지 (C)는 본 발명의 바람직한 실시예에 따른 무접점 릴레이용 다이오드의 제조공정도이다.
제3도(A)를 참조하면, 출발물질인 P형 반도체 기판(31)의 소정부분에 인, 아세닉 또는 안티몬 등의 N형 불순물이 도핑되어 면저항이 10∼25Ω/□ 정도인 N+형 매입층(33)을 3∼4㎛정도의 두께로 형성한다. 그리고, 상기 N+형 매입층(33)을 포함하는 P형 반도체 기판(31)의 표면에 비저항이 3∼5Ω cm정도인 N형 에피택셜층(35)을 통상의 결정성장 방법에 의해 10∼15㎛ 정도의 두께로 성장 시킨다.
그 다음, N 형 에피택셜층(35)의 상부에 산화막(36)을 형성하고 포토리쏘그래피(photolithography)방법에 의해 N+형 매입층(33)의 가운데와 대응하는 부분의 N형 에피택셜층(35)을 노츨시킨다.
그리고, N형 에피택셜층(35)의 노출된 부분에 보론 등의 P형 불순물을 3.5×1014∼ 4.8×1014/cm2의 주입량과 60∼100KeV의 에너지로 이온 주입하고 1000oC 정도에서 확산시켜 6∼8㎛의 깊이를 갖는 P형 웰(37)을 형성한다. 상기에서,이온주입시 높은 에너지에 의한 표면손상을 방지하기 위하여 N형 에피택셜층(35)의 노출된 부분에 500∼1500 정도 두께의 완충산화막을 형성한 후 이온주입 할 수도 있다.
제3도(B)를 참조하면, 상기 포토리쏘그래피 방법에 의해 N+형 매입층(33)의 주위와 대응하는 부분의 산화막(36)을 제거하여 N형 에피택셜층(35)을 노출시킨다. 그리고, 이와같이 노출된 부분에 보론 등의 P형 불순물을 침적시킨 후 P형 반도체 기판(31)과 접하도록 1200oC정도에서 1×1020∼ 1×1021/cm3로 확산시켜 P+ 형 소자 분리영역(39)을 형성한다. 그러므로, N 형 에피택셜층(35)은 P형인 반도체 기판(31)과 소자분리영역(39)에 의해 완저히 에워싸이게 된다.
그 다음, 다시 N+형 매입층(33)의 모서리부분과 대응하는 부분의 산화막(36)을 제거하여 N형 에피택셜층(35)을 노출시킨다. 그리고,N형 에피택셜층(35)의 노출된 부분에 POCl3 을 침적시킨 후 드라이브-인(drive-in)시켜 인(P)을 확산시켜 1×1018∼ 5×1021/cm3 인 N+형 싱크(41)를 형성한다. 상기 N+형 싱크(41)는 N+형 매입층(33)과 함께 P 형 웰(37)과 P형 반도체 기판(31)을 전기적으로 완전히 분리시킨다.
또한, 상기에서, P+형 소자분리영역(39)과 N+형 싱크(41)를 각각 형성 하였으나, 각각 P형 불순물과 N형 불순물을 침적시킨 후 동시에 드라이브-인 시켜 형성할 수도 있다.
제3도(C)를 참조하면, 상기 P 형 웰(37)의 소정부분상의 산화막(36)을 제거하고 인 등의 N형 불순물을 40∼60KeV 의 에너지와 1×1014∼ 5×1014/cm2 의 주입량으로 이온주입한다. 그리고 상기 주입된 불순물을 1.5∼2㎛의 깊이로 확산시켜 N형 웰(43)을 형성한다. 그 다음, 상기 산화막(36)을 제거한다. 계속해서, 상술한 구조의 전표면에 다시 산화막(45)을 형성한다. 그리고, P형 웰(37)상의 산화막(45)을 선택 식각하고 보론 등의 P형 불순물을 40∼60KeV 의 에너지와 5×1014∼ 8×1014/cm2의 주입량으로 이온주입한다.
그다음, 상기 주입된 불순물을 확산시켜 P+형 영역(47)을 형성한다.
상기에서 P+형 영역(47)은 다이오드의 누설전류를 방지하기 위한 것으로 P형 웰(37) 표면의 불순물과 상기 확산된 불순물이 합쳐져 고농도가 된다. 그리고, N형 웰(43)상의 산화막(45)을 선택 식각하고 POCl3을 침적한 후 드라아브-인시켜 인을 확산시켜 N+형 영역(49)을 형성한다. 상기에서, N+형 영역(49)은 오믹접촉을 이루도록 하기 위한 것으로 상기 P+ 형 영역(47)과 마찬가지로 N 형 웰(43) 표면의 불순물과 확산된 불순물이 합쳐져 고농도가 된다. 계속해서, 상기 노출된 P+형 및 불순물과 확산된 불순물이 합쳐져 고농도가 된다. 계속해서, 상기 노출된 P+형 및 N+형 영역들(47,49)의 표면에 알루미늄 등의 도전성 금속으로 베이스 및 에미터 전극들(51,53)을 형성한다. 상기에서 에미터 전극(53)은 N+ 형 영역(49)와 오믹접촉을 이룬다.
상술한 바와같이 본 발명은 P 형 반도체 기판의 상부에 결정성방된 N형 에피택셜층의 소정부분에 기생 트랜지스터의 형성을 방지하는 N+형 매입층과, 이 N+매입층의 주위에 N형 에피택셜층에 P 형 반도체 기판과 연결되도록 형성되어 소자를 분리하는 P+형 소자 분리영역을 갖고 N+형 매입층 상부에 N 형 에피택셜층에 P형 웰과N형 웰이 접합을 이루어 형성된 다이도드 구조에서 P 형 웰이 N형 웰에 비해 훨씬 깊게 형성되며, 상기 N+형 매입층과 N형 에피택셜층에 상기 N+형 매입층과 연결되도록 형성된 N+형 싱크에 의해 P형 반도체 기판과 P형 웰을 전기적으로 완전히 분리시킨다.
따라서, 본 발명은 P 형 웰의 폭이 크므로 다이오드의 내압 특성을 향상시킬수 있는 잇점이 있다. 또한, N+형 매입층 및 싱크에 의해 P 형 반도체 기판과 P형 웰을 전기적으로 분리시키므로 래치업의 발생을 방지하여 다이오드가 파괴되는 것을 방지할 수 있는 잇점이 있다.
상술한 바와같이 본 발명은 바람직한 실시예를 중심으로 설명 및 도시하였으나, 본 기술분야의 숙련자라면 본 발명의 사상 및 범주를 벗어나지 않는 범주내에서 다양하게 변형실시할 수 있음을 쉽게 알수 있을것이다.
즉, 본 발명의 실시예에서는 출발물질로 P형 반도체 기판을 사용하였으나 N 형 반도체 기판을 사용할 수도 있으며, 이 경우에는 각 영역들은 반대 도전형이 되어야 한다.

Claims (7)

  1. 제1도전형의 반도체 기판; 상기 반도체 기판의 상부에 형성된 제1도전형과 다른 도전형인 제2도전형의 에피택셜층; 상기 제2도전형의 에피택셜층의 소정부분에 확산된 제1도전형 웰; 상기 제1도전형 웰 소정부분에 확산되어 PN접합을 이루는 제2도전형 웰; 상기 제1도전형 웰 하부의 반도체 기판과 에피택셜층에 걸쳐 형성된 고농도 제2도전형의 매입층; 상기 제2도전형 매입층 주위의 제2도전형 에피택셜층에 반도체 기판과 연결되도록 형성된 고농도 제1도전형의 소자분리영역; 및 상기제1도전형 웰 주위의 에피택셜층에 매입층과 연결되도록 형성되어 상기 매입층과 더불어 반도체 기판과 제1도전형 웰을 전기적으로 분리하는 고농도 제2도전형 싱크로 이루어진 무접점 릴레이용 다이오드.
  2. 제1항에 있어서, 상기 제1도전형이 P형이고, 제2도전형이 N 형인 무접점 릴레이용 다이오드.
  3. 제1항에 있어서, 상기 제1도전형 웰의 표면에 제1도전형의 불순물이 고농도로 도핑된 무접점 릴레이용 다이오드.
  4. 제1항에 있어서, 상기 제2도전형 웰 표면의 소정부분에 제2도전형의 불순물이 고농도로 도핑된 무접점 릴레이용 다이오드.
  5. 제1도전형의 반도체 기판에 제2도정형의 에피택셜층으 결정성장함과 동시에 소정부분에 상기 반도체 기판과 에피택셜층에 걸쳐 고농도 제2도전형의 매입층을 형성하는 공정; 상기 매입층 상부의 에피택셜층에 제1도전형 웰을 형성하는공정; 상기 매입층 주위의 에피택셜층에 상기 반도체 기판과 연결되는 고농도 제1도전형의 소자분리 영역을 형성하는 공정; 상기 에피택셜층의 소정부분에 상기 매입층과 연결되는 고농도 제2도전형의 싱크를 형성하는 공정; 및 상기 제1도전형 웰내에 제2도전형 웰을 형성하는 공정으로 이루어진 무접점 릴레이용 다이오드의 제조방법.
  6. 제5항에 있어서, 상기 제1도전형의 웰의 표면에 제1도전형의 불순물을 고농도로 주입하는 공정을 더 구비하는 무접점 릴레이용 다이오드의 제조방법.
  7. 제6항에 있어서, 상기 제2도전형 웰의 표면이 소정부분에 제2도전형의 불순물을 고농도로 주입하는 공정을 더 구비하는 무접점 릴레이용 다이오드의 제조방법.
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