CN104576364A - 垂直型npn器件的制造方法 - Google Patents
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Abstract
本发明公开了一种垂直型NPN器件的制造方法，其基区下方的N型埋层是通过在基区两侧的注入，然后通过热推进形成连通，基区正下方不进行埋层注入，这样形成的器件既具有低的集电区电阻，同时也拥有较高的击穿电压，本发明所述垂直型NPN器件的制造方法，适用于BCD工艺，仅需修改集电区埋层的离子注入掩膜版，不需其他的离子注入，工艺简单易于实施，不增加制造成本。
Description
技术领域
本发明涉及半导体制造领域，特别是指一种基于BCD（Bipolar-CMOS-DMOS）工艺的垂直型NPN器件的制造方法。
背景技术
常规的双极型晶体管（bipolar）如图1所示，集电区埋层2上N型掺杂的外延形成的N型集电区3，采用高掺杂的集电区埋层2（NBL），以降低集电区3电阻，采用高浓度高能量N型注入（N-SINK），连接集电区埋层2，形成集电极引出端。在N型外延上方注入中浓度的掺杂P型杂质形成基区5，然后重N型掺杂构成发射极，最终完成双极型晶体管的制作。在集成工艺中,由于NBL注入浓度非常高，会导致器件正常工作时候，基区与NBL之间产生大量的碰撞电离，影响器件的开态击穿电压（on-BV）。而为了得到较高的on-BV，必须降低此垂直型NPN管下方NBL浓度，但是这样会影响到集电区的电阻，并且可能会影响到整个集成工艺平台上其它的器件。
发明内容
本发明所要解决的技术问题是提供一种垂直型NPN器件的制造方法。
为解决上述问题，本发明所述的一种垂直型NPN器件的制造方法，包含如下工艺步骤：
第一步，在轻掺杂的P型衬底上，进行N型埋层的注入，埋层注入利用掩膜版避开所述垂直型NPN器件的基区区域；
第二步，进行热过程推进，使注入的N型杂质向基区下方扩散，使得所述垂直型NPN器件P型基区下方的N型杂质浓度提高，N型埋层形成连通；
第三步，生长N型外延层；
第四步，利用掩膜版定义集电区沉阱，进行N型沉阱的注入；
第五步，利用掩膜版定义基区，进行P型基区的注入；
第六步，进行局部场氧化，形成场氧；
第七步，利用掩膜版进行发射区以及集电区接触注入区的杂质注入；再利用掩膜版进行基区接触注入区杂质注入。
进一步地，所述第一步中，P型衬底的体浓度为1x1015～9x1015CM-3，N型埋层注入的杂质为磷、砷或锑，其体浓度为1x1018～5x1019CM-3。
进一步地，所述第二步中，N型埋层热推进的温度为900～1500℃，时间为10～500min。
进一步地，所述第三步中，N型外延的体浓度为1x1015～1x1017CM-3。
进一步地，所述第四步中，N型沉阱用于连接集电区下的N型埋层，其体浓度为5x1018～5x1020CM-3。
进一步地，所述第五步中，P型基区的体浓度为5x1016～9x1017CM-3。
进一步地，所述第七步中，发射区以及集电区接触注入区的体浓度为1x1020～1x1021CM-3；基区接触注入区的体浓度为1x1020～1x1021CM-3。
本发明所述的垂直型NPN器件的制造方法，其N型埋层不采用大面积普注的方式，而是避开NPN器件的作为基区的区域，在其外围进行注入，然后通过热推进使外围的N型注入向基区下方扩散，使N型注入区连通，形成所述垂直型NPN器件的N型埋层，工艺简单易于实施，既保证了器件较高的击穿电压，同时也具有较低的集电区电阻。
附图说明
图1～7是本发明所述的垂直型NPN器件制造方法步骤图；
图8是TCAD模拟的传统的垂直型NPN器件与本发明工艺制造的器件净掺杂浓度分布图；
图9是TCAD模拟的传统的垂直型NPN器件与本发明工艺制造的器件击穿电压曲线图；
图10是本发明所述的垂直型NPN器件制造方法工艺流程图。
附图标记说明
1是P型衬底，2是埋层注入区，3是N型外延，4是N型沉阱，5是P型基区，6是场氧，7是N型发射区，8是基区接触注入区，9是集电区接触注入区。
具体实施方式
本发明所述的所述的一种垂直型NPN器件的制造方法，包含如下工艺步骤：
第一步，如图1所示，在体浓度为1x1015～9x1015CM-3的轻掺杂的P型衬底1上，进行N型埋层2的注入，N型埋层2注入的杂质为磷、砷或锑，其体浓度为1x1018～5x1019CM-3。埋层2注入利用掩膜版避开后续将要作为所述垂直型NPN器件的基区的区域。
第二步，如图2所示，进行N型埋层的热推进，使注入的N型杂质向基区下方扩散（图中基区未示出，因基区还未形成，后续基区形成于埋层之上的外延层中，可参考图5），使得所述垂直型NPN器件P型基区下方的N型杂质浓度提高，N型埋层形成连通.
第三步，如图3所示，生长N型外延层3；所述N型外延层3的体浓度为1x1015～1x1017CM-3。
第四步，如图4所示，利用掩膜版定义集电区N型沉阱，进行N型沉阱4的注入；所述N型沉阱4用于连接集电区下的N型埋层，其体浓度为5x1018～5x1020CM-3。
第五步，如图5所示，利用掩膜版定义基区，进行P型基区5的注入；P型基区5的体浓度为5x1016～9x1017CM-3。
第六步，如图6所示，进行局部场氧化，制作场氧6。
第七步，如图7所示，利用掩膜版进行发射区7、基区接触注入区8以及集电区接触注入区9的杂质注入。发射区7以及集电区接触注入区9都为重掺杂N型区，其体浓度为1x1020～1x1021CM-3；再利用掩膜版进行基区接触注入区8的P型杂质注入，基区接触注入区8的体浓度为1x1020～1x1021CM-3。
利用上述工艺制作出的垂直型NPN器件，利用TCAD(Technology Computer AidedDesign)进行仿真得到如图8所示的掺杂浓度分布图。图中（a）是基于传统工艺制作的垂直型NPN器件的杂质分布图，（b）是本发明工艺制造的垂直型NPN器件的杂质分布图，N型埋层注入区域不包括P型基区下方，通过高温推进使注入的杂质向P型基区的下方扩散。从图中可以看出，本发明的N型埋层往靠近发射区下方的方向上，其浓度是逐渐变淡的，存在分布梯度，而不是像（a）中传统工艺普注掺杂形成的均匀的N型埋层。图9是传统工艺与本发明形成的器件的on-BV仿真曲线图，其中NBL-NBL表示本发明的P型基区下方两者NBL之间的距离，传统工艺形成的P型基区下方NBL的体浓度非常高，器件在工作状态下，P型基区与NBL之间会产生大量的碰撞电离，而本发明P型基区下方的NBL不是直接离子注入形成，基区下方的NBL浓度较低，从图9的仿真结果证明，本发明相对于传统工艺形成的器件，在保证较低的集电区电阻情况下，具有更高的on-BV值。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种垂直型NPN器件的制造方法，其特征在于，包含如下工艺步骤：
第一步，在轻掺杂的P型衬底上，进行N型埋层的注入，埋层注入利用掩膜版避开所述垂直型NPN器件的基区区域；
第二步，进行热过程推进，使注入的N型杂质向基区下方扩散，使得所述垂直型NPN器件P型基区下方的N型杂质浓度提高，N型埋层形成连通；
第三步，生长N型外延层；
第四步，利用掩膜版定义集电区沉阱，进行N型沉阱的注入；
第五步，利用掩膜版定义基区，进行P型基区的注入；
第六步，进行局部场氧化，形成场氧；
第七步，利用掩膜版进行发射区以及集电区接触注入区的杂质注入；再利用掩膜版进行基区接触注入区杂质注入。
2.如权利要求1所述的垂直型NPN器件的制造方法，其特征在于：所述第一步中，所述P型衬底的体浓度为1x1015～9x1015CM-3，N型埋层注入的杂质为磷、砷或锑，其体浓度为1x1018～5x1019CM-3。
3.如权利要求1所述的垂直型NPN器件的制造方法，其特征在于：所述第二步中，N型埋层热推进的温度为900～1500℃，时间为10～500min。
4.如权利要求1所述的垂直型NPN器件的制造方法，其特征在于：所述第三步中，N型外延的体浓度为1x1015～1x1017CM-3。
5.如权利要求1所述的垂直型NPN器件的制造方法，其特征在于：所述第四步中，N型沉阱用于连接集电区下的N型埋层，其体浓度为5x1018～5x1020CM-3。
6.如权利要求1所述的垂直型NPN器件的制造方法，其特征在于：所述第五步中，P型基区的体浓度为5x1016～9x1017CM-3。
7.如权利要求1所述的垂直型NPN器件的制造方法，其特征在于：所述第七步中，发射区以及集电区接触注入区的体浓度为1x1020～1x1021CM-3；基区接触注入区的体浓度为1x1020～1x1021CM-3。
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Cited By (1)
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|---|---|---|---|---|
| CN105140129A (zh) * | 2015-09-22 | 2015-12-09 | 上海华虹宏力半导体制造有限公司 | Ldmos器件埋层的工艺方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856003A (en) * | 1997-11-17 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming pseudo buried layer for sub-micron bipolar or BiCMOS device |
| CN101276784A (zh) * | 2008-04-29 | 2008-10-01 | 无锡友达电子有限公司 | 采用磷埋及深磷埋技术的双极型纵向npn管制作工艺 |
| KR100925642B1 (ko) * | 2002-06-29 | 2009-11-06 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조방법 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856003A (en) * | 1997-11-17 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming pseudo buried layer for sub-micron bipolar or BiCMOS device |
| KR100925642B1 (ko) * | 2002-06-29 | 2009-11-06 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조방법 |
| CN101276784A (zh) * | 2008-04-29 | 2008-10-01 | 无锡友达电子有限公司 | 采用磷埋及深磷埋技术的双极型纵向npn管制作工艺 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105140129A (zh) * | 2015-09-22 | 2015-12-09 | 上海华虹宏力半导体制造有限公司 | Ldmos器件埋层的工艺方法 |
| CN105140129B (zh) * | 2015-09-22 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | Ldmos器件埋层的工艺方法 |
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