KR19990021115A - 정전기 보호 구조를 가지는 반도체 소자 - Google Patents
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Abstract
본 발명은 정전기 보호 구조를 가지는 반도체소자에 관한 것으로서, 반도체소자의 ESD 보호회로를 3중웰 구조로 구성하면서, 통상의 ESD 방출 회로인 수평 바이폴라 트랜지스터와, N웰을 그라운드로 하고, R웰을 베이스로 하는 수직 NPN 바이폴라 트랜지스터를 구성하도록 하되, R웰픽업을 그라운드로 하고, ESD 회로 쪽에만 N-채널 필드스톱 이온주입을 실시하여 N+-N+ 브레이크 다운은 높여 주고, N+R웰간 브레이크 다운은 낮추어 N+-N+간의 브레이크 다운과 N+R웰간의 브레이크 다운이 비슷한 수준에서 일어나도록 하였으므로, ESD 및 래치 특성이 향상되어 전체 소자의 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 정전기(electro static discharge; 이하 ESD라 칭함) 보호 구조를 가지는 반도체소자에 관한 것으로서, 특히 반도체소자의 ESD 보호회로를 3중웰 구조로 구성하되, 통상의 ESD 방출 회로인 수평 바이폴라 트랜지스터와는 별도로 N웰을 그라운드로 하고, R웰을 베이스로 하는 수직 NPN 바이폴라 트랜지스터를 구성하고, R웰 픽업을 그라운드로 하고, ESD 회로쪽에만 N-채널 필드스톱 이온주입을 실시하여 N+-N+브레이크 다운은 높여주고, N+R웰이크 다운은 낮추어 N+-N+간의 브레이크 다운과, N+R웰간의 브레이크 다운이 비슷한 수준에서 일어나도록 하여 소자의 ESD 특성을 향상시킬 수 있는 반도체소자에 관한 것이다.
반도체소자는 여러가지 원인에 의해 순간전압이 3000V 이상이 되는 높은 전압의 ESD에 노출되는데 이러한 상황에서는 반도체소자내의 모스 전계효과 트랜지스터(Metal Oxide Semiconductor; MOS) 소자의 게이트절연막 파괴나 접합 스파이킹 등이 발생되어 소자가 완전히 파괴되거나 미세하게 손상을 받아 소자의 신뢰성에 심각한 영향을 미치게 되므로 반도체소자의 개발단계에서 이를 방지하는 것이 상당히 중요한 문제로 대두되고 있다.
이러한 것을 방지하기 위해 ESD 방지회로를 사용하는데, 근본적으로 ESD 특성을 개선하기 위해서는 보호회로의 크기를 크게 하면 해결할 수 있으나 장치가 고집적화되어 칩면적이 감소되므로 보호회로를 크게 형성하기가 어려운 상황이다.
또한 ESD 특성 개선 방법중의 하나중 내부회로를 보호하기 위해 파워라인 상호간에 다이오드를 연결하여 내부회로의 손상을 막아주는데 이러한 다이오드를 만드는 면적도 상당히 크게 요구된다.
도 1은 종래 기술에 따른 정전기 보호를 위한 반도체소자의 단면도로서, 바이폴라 트랜지스터의 패드와 연결되는 N+ 영역(12)과, 그라운드 되는 P형의 반도체기판(10) 및 Vss 즉 그라운드와 연결되는 N+ 영역(12)과 패드와 연결되는 N+영역(14)이 R웰(24)내에 형성되어 있는 구조를 가지며, 상기 영역들은 소자분리 산화막(16)에 의해 분리되어 있다.
상기와 같은 종래 기술에 따른 정전기 보호회로는 소자가 고집적화되어 통상 3중웰 구조를 가지는 트랜지스터를 사용함에도 정전기 보호소자만은 여전히 바이폴라 트랜지스터를 사용하고 있으나, 반도체소자가 고집적화되면서, 바이폴라 트랜지스터의 면적이 감소되어 ESD에 대한 소자의 내성이 감소되어 ESD 특성이 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 ESD 보호회로를 3중웰 구조로 구성하면서, 통상의 ESD 방출 회로인 수평 바이폴라 트랜지스터외에 N웰을 그라운드로 하고, R웰을 베이스로 하는 수직 NPN 바이폴라 트랜지스터를 구성하여 N+-N+ 브레이크 다운은 높여주고, N+R웰간 브레이크 다운은 낮추어 N+-N+간의 브레이크 다운관, N+-R웰간의 브레이크 다운이 비슷한 수준에서 일어나도록 하여 ESD 및 래치 특성을 향상시킨 정전기 보호장치를 구비하는 반도체소자를 제공함에 있다.
도 1은 종래 기술에 따른 정전기 보호회로를 가지는 반도체소자를 설명하기 위한 개략도.
도 2는 본 발명에 따른 정전기 보호회로를 가지는 반도체소자의 레이아웃도.
도 3은 도 2의 반도체소자의 제조방법을 설명하기 위한 개략도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체기판 12 : Vss와 연결된 N+영역
16 : 소자분리 산호막 20 : N형웰
21 : N+영역 22 : P+영역
21A : N웰 픽업패드 22A : P웰 픽업패드
24 : R웰 25, 26 : R웰 내의 N+영역
25A, 26A : 패드 27 : 가이드링 N형웰
28 : 가드링 N+영역 28A : 가드링 패드
31 : N웰 주입영역 32 : R웰 주입영역
33 : 중간 R웰 주입영역
34 : ESD 보강용 N채널 필드스톱 주입영역
35 : N채널 필드스톱 주입영역
상기와 같은 목적을 달성하기 위한 본 발명에 따른 정전기 보호장치를 구비하는 반도체소자의 특성은, 3중웰구조의 ESD 보호장치를 구비하는 반도체소자에 있어서, P형 기판 상에 형성되어 있는 그라운드 되어 있는 ESD용 N웰과, 상기 N웰내에 형성되어 있으며, 상기 N웰과의 경계 부분에서 공유하는 웰픽업이 그라운드 되어 있고, N웰과 함께 수직 바이폴라 트랜지스터를 구성하는 R웰을 구비함에 있다.
이하, 본 발명에 따른 정전기 보호회로를 가지는 반도체소자에 관하여 상세히 살펴보면 다음과 같다.
도 2는 본 발명에 따른 정전기 보호장치를 구비하는 반도체소자의 레이아웃도로서, 실리콘 반도체기판(10) 상에 제 1도전형, 예를들어 N웰형(20)이 형성되어 있고, 상기 N형웰(20)내의 일정폭을 갖는 띠 형상의 N+영역(21)과, P+영역(22)이 테두리 부분에 내측 방향으로 순차적으로 형성되어 있다.
또한 상기 N+영역(21) P+영역(22)의 내부에는 N웰 및 P웰 픽업을 위하여 Vss와 연결되는 패드들(21A), (22A)이 형성되어 있고, 상기 P+영역(22)의 중앙 부분 내측의 N형웰(20) 상에는 P형 불순물로 된 사각 형상의 R(retrograde)웰(24)이 형성되어 있고, 상기 R웰(24)의 내부에는 패드 및 Vss와의 연결을 위한 N+영역(25), (26)과 패드들(25A), (26A)이 형성되어 있다.
또한 상기 N형웰(20)과 일정간격 이격되어 Vcc와 연결되는 가이드링인 N형웰(27)이 형성되어 있으며, 상기 N형웰(20)과는 P웰로 분리되고, 그 내부에 형성된 N+영역(28)과 패드들(28A)을 구비하여 래치업 특성을 개선할 수 있다.
상기의 ESD 방지용 소자는 수평 바이폴라 트랜지스터는 N+영역(25)-R웰(24)-N+영역(26) 성분으로 구성되고, 이는 기존의 ESD 보호회로에서도 구비되는 성분이다. 또한 상기에서 N웰(20)과 R웰(24) 픽업을 N+영역(21)과 P+영역(22)을 통하여 그라운드 단자인 Vss에 함께 물려있어 수직 바이폴라 성분이 N+영역(25)-R웰(24)-N웰(20)의 N+영역(21)의 구조로 형성되어 전류가 두개의 바이폴라 트랜지스터로 분산되어 ESD 보호 성능이 증가된다.
여기서 상기 N웰 픽업을 그라운드로 잡아주는 이유는 R웰(24)과 N웰(20) 사이의 브레이크 다운이 잘 일어나도록 하여, 소자분리 산화막 하부의 N+-N+간의 브레이크 다운과, N+-R웰간의 브레이크 다운이 비슷한 수준에서 일어나도록 하기 위한 것이다.
본 발명에서는 상기와 같이 두곳에서의 브레이크 다운이 동시에 일어나도록 하기 위하여 ESD 회로쪽에만 N-채널 필드스톱 이온주입을 실시하여 N+-N+브레이크 다운은 높여주고, N+-R웰간 브레이크 다운은 낮추어준다. 일반적인 3중웰 구조에서는 N+-N+간의 브레이크 다운이 N+R웰간 브레이크 다운 보다 훨씬낮은 곳에서 일어나, ESD가 다른 한곳으로 집중되는데, 본 발명에서는 거의 같은 수준에서 두곳이 브레이크 다운되므로 ESD 방출이 용이해진다.
도 3은 본 발명에 따른 정전기 보호회로를 가지는 반도체소자의 제조 방법을 설명하기 위한 개략도로서, 도 2의 선 I-I에 따른 단면도이다.
먼저, 반도체기판(10)상에 소자분리 산화막(16)들이 형성되어 영역을 구분하고, 상기 반도체기판(10)에서 ESD 보호회로용 그라운드가 되는 N웰로 예정되어 있는 부분에 N형 불순물을 이온주입하여 N웰 주입영역(31)을 형성하고, 상기 반도체기판(10)에서 ESD 회로 부분에만 순차적으로 P형 불순물로 된 R웰 주입영역(32) 및 중간 R웰 주입영역(33)과, ESD 보강용 N채널 필드스톱 주입영역(34)과, N채널 필드스톱 주입영역(35)을 실시하고, 도 2와 같은 N+ 및 P+를 형성하고, 활성화시켜 웰들을 형성한다. 이때 상기 래치업을 위한 N웰은 별도로 형성되어 Vcc에 연결되고, N웰들의 사이는 P웰이 형성되는데, 상기의 P웰에는 ESD 보강용 N채널 필드스톱 주입영역(34)이 형성되지 않는다.
상기에서는 R웰 픽업을 그라운드로 하였으나, 이를 -1 또는 -1.5V의 VBB와 연결할 수도 있는데, 이는 ESD 특성이나 기타 Vill 특성등을 고려하여 결정할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 정전기 보호장치를 가지는 반도체소자는 ESD 보호회로를 3중웰 구조로 구성하면서, 통상의 ESD 방출 회로인 수평 바이폴라 트랜지스터외에 N웰을 그라운드로 하고, R웰을 베이스로 하는 수직 NPN 바이폴라 트랜지스터를 구성하도록 하되, R웰 픽업을 그라운드로 하고, ESD 회로쪽에만 N-채널 필드스톱 이온주입을 실시하여 N+-N+ 브레이크 다운은 높여주고, N+-R+웰간 브레이크 다운은 낮추어 N+-N+간의 브레이크 다운과, N+-R웰간의 브레이크 다운이 비슷한 수준에서 일어나도록 하였으므로, ESD 및 래치 특성이 향상되므로 전체 소자의 공정수율 및 소자 동작의 신뢰성을 향상시시킬 수 있는 이점이 있다.
Claims (3)
- 3중웰 구조의 ESD 보호장치를 구비하는 반도체소자에 있어서,P형 기판 상에 형성되어 있는 그라운드 되어 있는 ESD용 N웰과,상기 N웰내에 형성되어 있으며, 상기 N웰과의 경계 부분에서 공유하는 웰픽업이 그라운드 되어 있고, N웰과 함께 수직 바이폴라 트랜지스터를 구성하는 R웰을 구비하는 정전기 보호회로를 가지는 반도체소자.
- 제 1항에 있어서, 상기 ESD용 N웰과 일정 거리에 형성되어 있는 Vcc용 N웰을 구비하여 레치 특성을 향상시킨 정전기 보호회로를 가지는 반도체소자.
- 제 1항에 있어서, 상기 R웰 형성을 위한 이온주입 공정시 ESD 보강용 N채널 필드스톱 주입영역을 형성하는 것을 특징으로 하는 정전기 보호회로를 가지는 반도체소자.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100925642B1 (ko) * | 2002-06-29 | 2009-11-06 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조방법 |
-
1997
- 1997-08-30 KR KR1019970044620A patent/KR100253568B1/ko not_active IP Right Cessation
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| KR100925642B1 (ko) * | 2002-06-29 | 2009-11-06 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조방법 |
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