JPS61242062A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS61242062A JPS61242062A JP60084834A JP8483485A JPS61242062A JP S61242062 A JPS61242062 A JP S61242062A JP 60084834 A JP60084834 A JP 60084834A JP 8483485 A JP8483485 A JP 8483485A JP S61242062 A JPS61242062 A JP S61242062A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体集積回路の製造方法、特に特性の良好な
縦型ＰＮＰ ）ランジスタとＩＩＬ素子とを組み込んだ
半導体集積回路の製造方法に関する。
縦型ＰＮＰ ）ランジスタとＩＩＬ素子とを組み込んだ
半導体集積回路の製造方法に関する。
（ロ） 従来の技術
従来の半導体集積回路の製造方法を第２図人乃至第２図
Ｅを参照して詳述、する。
Ｅを参照して詳述、する。
先ず第２図人に示す如く、Ｐ型の半導体基板０１）表面
に予定の第１および第２島領域と対応する部分に夫々Ｎ
型の埋め込み層国（ト）を拡散して形成し、埋め込み
層０ｚｃ３３１を囲む様にＰ 型の上下分離領域（財）
の下拡散を行う。更に第１島領域の埋め込み層Ｃ３２＋
上にはＰ 型のコレクタ埋め込み層缶を重畳して拡散す
る。
に予定の第１および第２島領域と対応する部分に夫々Ｎ
型の埋め込み層国（ト）を拡散して形成し、埋め込み
層０ｚｃ３３１を囲む様にＰ 型の上下分離領域（財）
の下拡散を行う。更に第１島領域の埋め込み層Ｃ３２＋
上にはＰ 型のコレクタ埋め込み層缶を重畳して拡散す
る。
次に第２図Ｂに示す如（、基板０υ表面にＮ型のエピタ
キシャル層（至）を成長させる。このとき埋め込み層Ｃ
３２Ｃ３３、コレクタ埋め込み層（ハ）および上下分離
領域（ロ）の下拡散は上下方向に拡散され、所定の巾を
有する埋め込み層Ｃ３２Ｇ３コレクタ埋め込み層（ト）
を形成している。
キシャル層（至）を成長させる。このとき埋め込み層Ｃ
３２Ｃ３３、コレクタ埋め込み層（ハ）および上下分離
領域（ロ）の下拡散は上下方向に拡散され、所定の巾を
有する埋め込み層Ｃ３２Ｇ３コレクタ埋め込み層（ト）
を形成している。
次に第２図Ｃに示す如く、エピタキシャル層（至）表面
より上下分離領域（ロ）の下拡散と第１の島領域Ｃ３７
）にコレクタ導出領域ＯＩを同時に拡散し、上下分離領
域（ロ）を連結させてエピタキシャル層（至）をＰＮ分
離し第１および第２の島領域Ｃ３７）＋３８１を形成す
る。
より上下分離領域（ロ）の下拡散と第１の島領域Ｃ３７
）にコレクタ導出領域ＯＩを同時に拡散し、上下分離領
域（ロ）を連結させてエピタキシャル層（至）をＰＮ分
離し第１および第２の島領域Ｃ３７）＋３８１を形成す
る。
またコレクタ導出領域６Ｉは第１の島領域Ｃ３７１のＰ
ＮＰトランジスタのコレクタ埋め込み層（至）まで達し
、両者で共同してエピタキシャル層（至）を完全に取り
囲んでＰＮＰ）ランジスタのベース領域（４０を形成す
る。
ＮＰトランジスタのコレクタ埋め込み層（至）まで達し
、両者で共同してエピタキシャル層（至）を完全に取り
囲んでＰＮＰ）ランジスタのベース領域（４０を形成す
る。
次に第２図りに示す如く、エピタキシャル層（至）表面
よりボロンを選択拡散し、第１の島領域ｃ３？）のベー
ス領域顛表面にＰＮＰ）ランジスタのエミッタ領域（４
１）を形成し、第２の島領域■にはＩＩＬ素子のインジ
ェクタ領域（４３とベース領域０３とを離間して形成す
る。
よりボロンを選択拡散し、第１の島領域ｃ３？）のベー
ス領域顛表面にＰＮＰ）ランジスタのエミッタ領域（４
１）を形成し、第２の島領域■にはＩＩＬ素子のインジ
ェクタ領域（４３とベース領域０３とを離間して形成す
る。
最後に第２図Ｅに示す如く、第１の島領域Ｇηのベース
領域（４０表面にＮ 型のベースコンタクト領域（ハ）
を形成し、同時に第２の島領域（至）のベース領域（４
３表面ＫＩＩＬ素子の複数のコレクタ領域（財）０荀を
形成していた。
領域（４０表面にＮ 型のベースコンタクト領域（ハ）
を形成し、同時に第２の島領域（至）のベース領域（４
３表面ＫＩＩＬ素子の複数のコレクタ領域（財）０荀を
形成していた。
以上に詳述した従来方法により縦型ＰＮＰ）ランジスタ
とＩＩＬ素子を同一チップ内に集積化できる。なお斯る
縦型ＰＮＰ）ランジスタの製造方法は例えば特開昭５９
−１７２７３８号公報等に示されている。
とＩＩＬ素子を同一チップ内に集積化できる。なお斯る
縦型ＰＮＰ）ランジスタの製造方法は例えば特開昭５９
−１７２７３８号公報等に示されている。
（ハ）発明が解決しようとする問題点
しかしながら従来の半導体集積回路の製造方法では、縦
型ＰＮＰ ）ランジスタのベース領域顛がエピタキシャ
ル層（至）で形成されるので、均一ベースで且つベース
巾を狭くできない。このため縦型ＰＮＰトランジスタの
利得帯域中漬（ｆＴ）が高くできず、またエピタキシャ
ル層（至）の膜厚のばらつきによりり、ヨがばらつく欠
点があった。更にＩＩＬ素子ではベース領域（４３と埋
め込み層（至）との距離が長くなるので、逆βが低くな
り且つスイッチング速度が遅くなる欠点があった。
型ＰＮＰ ）ランジスタのベース領域顛がエピタキシャ
ル層（至）で形成されるので、均一ベースで且つベース
巾を狭くできない。このため縦型ＰＮＰトランジスタの
利得帯域中漬（ｆＴ）が高くできず、またエピタキシャ
ル層（至）の膜厚のばらつきによりり、ヨがばらつく欠
点があった。更にＩＩＬ素子ではベース領域（４３と埋
め込み層（至）との距離が長くなるので、逆βが低くな
り且つスイッチング速度が遅くなる欠点があった。
に）問題点を解決するための手段
本発明は断点に鑑みてなされ、縦型ＰＮＰ）ランジスタ
をイオン注入によるコレクタ領域（９）およびベース領
域αＤで形成することにより縦型ＰＮＰの特性を改善し
且つＩＩＬ素子のベース領域α〔も縦型ＰＮＰ ）ラン
ジスタのコレクタ領域（９）と同時に形成することによ
り特性を改善した半導体集積回路の製造方法を実現する
ものである。
をイオン注入によるコレクタ領域（９）およびベース領
域αＤで形成することにより縦型ＰＮＰの特性を改善し
且つＩＩＬ素子のベース領域α〔も縦型ＰＮＰ ）ラン
ジスタのコレクタ領域（９）と同時に形成することによ
り特性を改善した半導体集積回路の製造方法を実現する
ものである。
（ホ）作用
本発明に依れば縦型ＰＮＰトランジスタを二重拡散型に
形成できるのでその特性を大巾に改善できるとともにＩ
ＩＬ素子のベース領域も深く形成できるのでＩＩＬ素子
の高速化も図れるのである。
形成できるのでその特性を大巾に改善できるとともにＩ
ＩＬ素子のベース領域も深く形成できるのでＩＩＬ素子
の高速化も図れるのである。
（へ）実施例
本発明に依る半導体集積回路の製造方法を第１図人乃至
第１図Ｈを参照して詳述する。
第１図Ｈを参照して詳述する。
本発明の第１の工程は、Ｐ型のシリコン半導体基板（１
）表面の予定の第１および第２の島領域（２）＋３１の
底面となる部分ＫＮ Ｗの埋め込み層＋４）（５）を
形成し、第１の島領域（２）の埋め込み層（４）上にＰ
型のコレクタ埋め込み層（６）を形成し、基板（１）
表面にＮＷのエピタキシャル層（７）を積層することに
ある（第１図人および第１図Ｂ参照）。
）表面の予定の第１および第２の島領域（２）＋３１の
底面となる部分ＫＮ Ｗの埋め込み層＋４）（５）を
形成し、第１の島領域（２）の埋め込み層（４）上にＰ
型のコレクタ埋め込み層（６）を形成し、基板（１）
表面にＮＷのエピタキシャル層（７）を積層することに
ある（第１図人および第１図Ｂ参照）。
本工程では第１図人に示す如く、基板（１）表面に選択
的にアンチモンを拡散してＮ 型の埋め込み層ｒ４）（
５）を第１および第２の島領域（２１＋３１の底面とな
る部分に形成する。なお第１の島領域（２）の埋め込み
層（４）上にはボロンを拡散して縦型ＰＮＰ ）ランジ
スタのコレクタ埋め込み層（６）を形成し、同時に各埋
め込み層（４）（５）を囲む様に上下分離領域（８）の
下拡散も行う。
的にアンチモンを拡散してＮ 型の埋め込み層ｒ４）（
５）を第１および第２の島領域（２１＋３１の底面とな
る部分に形成する。なお第１の島領域（２）の埋め込み
層（４）上にはボロンを拡散して縦型ＰＮＰ ）ランジ
スタのコレクタ埋め込み層（６）を形成し、同時に各埋
め込み層（４）（５）を囲む様に上下分離領域（８）の
下拡散も行う。
次に第１図Ｂに示す如く、基板（１）上にエピタキシャ
ル層（７）を周知のエピタキシャル技術によって約７μ
ｍ厚に成長させ、この際に埋め込み層＋４）（５）コレ
クタ埋め込み層（６）および上下分離領域（４）の下拡
散を上下方向に拡散させ所定の巾の埋め込み層（４）（
５）およびＰＮＰ ）ランジスタのコレクタ埋め込み層
（６）を形成している。
ル層（７）を周知のエピタキシャル技術によって約７μ
ｍ厚に成長させ、この際に埋め込み層＋４）（５）コレ
クタ埋め込み層（６）および上下分離領域（４）の下拡
散を上下方向に拡散させ所定の巾の埋め込み層（４）（
５）およびＰＮＰ ）ランジスタのコレクタ埋め込み層
（６）を形成している。
本発明の第２の工程は、第１の島領域（２）および第２
の島領域（３）表面からＰ型を与える不純物をイオン注
入し、第１の島領域（２）にはコレクタ埋め込み層（６
）まで達するＰ型のコレクタ領域（９）を形成し、第２
の島領域（３）には埋め込み層（５）の近くまで達する
ベース領域α〔を形成することにある（第１図Ｃ参照）
。
の島領域（３）表面からＰ型を与える不純物をイオン注
入し、第１の島領域（２）にはコレクタ埋め込み層（６
）まで達するＰ型のコレクタ領域（９）を形成し、第２
の島領域（３）には埋め込み層（５）の近くまで達する
ベース領域α〔を形成することにある（第１図Ｃ参照）
。
このイオン注入はボロンをドーズ量１０１１１〜１０１
！ＩｃｒｌＬ−２で加速電圧８０〜２００ｋｅＶで行い
、第１の島領域（２）のコレクタ埋め込み層（６）上の
エピタキシャル層（７）表面に不純物を選択的に注入し
た後約２〜３μの深さドライブインさせて、コどフタ埋
め込み層（６）まで到達させる。また第２の島領域（３
）のエピタキシャル層（７）表面にも同時にイオン注入
し埋め込み層（５）まできりぎり達するかあるいは若干
離れた位置までＩＩＬ素子のベース領域α１を形成する
。
！ＩｃｒｌＬ−２で加速電圧８０〜２００ｋｅＶで行い
、第１の島領域（２）のコレクタ埋め込み層（６）上の
エピタキシャル層（７）表面に不純物を選択的に注入し
た後約２〜３μの深さドライブインさせて、コどフタ埋
め込み層（６）まで到達させる。また第２の島領域（３
）のエピタキシャル層（７）表面にも同時にイオン注入
し埋め込み層（５）まできりぎり達するかあるいは若干
離れた位置までＩＩＬ素子のベース領域α１を形成する
。
本工程では第１の島領域（２）に縦！ＰＮＰ）ランジス
タのコレクタ領域（９）を拡散することにより縦型ＰＮ
Ｐトランジスタのコレクタ領域（９）の不純物濃度を上
げることができ、後工程でベースおよびエミッタの二重
拡散構造を実現できる。一方第２の島領域（３）のＩＩ
Ｌ素子のベース領域ａ〔を従来より大巾に深く拡散でき
る様になる。
タのコレクタ領域（９）を拡散することにより縦型ＰＮ
Ｐトランジスタのコレクタ領域（９）の不純物濃度を上
げることができ、後工程でベースおよびエミッタの二重
拡散構造を実現できる。一方第２の島領域（３）のＩＩ
Ｌ素子のベース領域ａ〔を従来より大巾に深く拡散でき
る様になる。
本発明の第３の工程は、第１の島領域（２）のコレクタ
領域（９）表面にＮ型のベース領域αυを形成すること
にある（第１図り参照）。
領域（９）表面にＮ型のベース領域αυを形成すること
にある（第１図り参照）。
本工程では第１の島領域（２）のコレクタ領域（９）表
面にリンをイオン注入する。このイオン注入はリンをド
ーズ量１０” 〜１０” ｃｍ−”で加速電圧６０〜１
００ ｋｅＶで行い、深さ約１μにドライブインする。
面にリンをイオン注入する。このイオン注入はリンをド
ーズ量１０” 〜１０” ｃｍ−”で加速電圧６０〜１
００ ｋｅＶで行い、深さ約１μにドライブインする。
この結果第１の島領域（２）のコレクタ領域（９）表面
には縦型ＰＮＰ ）ランジスタを構成するＮ型ベース領
域αυが形成される。
には縦型ＰＮＰ ）ランジスタを構成するＮ型ベース領
域αυが形成される。
上述した第３の工程後、第１図Ｅに示す如く、エピタキ
シャル層（力表面より上下分離領域（８）の上拡散とＰ
ＮＰ ）ランジスタのコレクタ導出領域Ｃ１りを同時に
拡散し、上下分離領域（８）を連結させてエピタキシャ
ル層（７）をＰＮ分離して、第１の島領域（２）と第２
の島領域（３）とを電気的に分離する。またコレクタ導
出領域αａはＰＮＰ ）ランジスタのコレクタ埋め込み
層（６）まで達し、コレクタ導出領域α２はコレクタ領
域（９）全周を囲んでいる。
シャル層（力表面より上下分離領域（８）の上拡散とＰ
ＮＰ ）ランジスタのコレクタ導出領域Ｃ１りを同時に
拡散し、上下分離領域（８）を連結させてエピタキシャ
ル層（７）をＰＮ分離して、第１の島領域（２）と第２
の島領域（３）とを電気的に分離する。またコレクタ導
出領域αａはＰＮＰ ）ランジスタのコレクタ埋め込み
層（６）まで達し、コレクタ導出領域α２はコレクタ領
域（９）全周を囲んでいる。
本発明の第４の工程は、第１の島領域（２）のベース領
域００表面にＰ型のエミッタ領域α３を形成し且つ第２
の島領域（３）表面にＩＩＬ素子のＰ屋インジェクタ領
域α４を形成することにある（第１図Ｃ参照）。
域００表面にＰ型のエミッタ領域α３を形成し且つ第２
の島領域（３）表面にＩＩＬ素子のＰ屋インジェクタ領
域α４を形成することにある（第１図Ｃ参照）。
本工程でＰＮＰ）ランジスタは完成され、ベース領域α
υとエミッタ領域α３の二重拡散構造を採るので縦型Ｐ
ＮＰトランジスタのベース巾のばらつきが二重拡散型の
ＮＰＮ）ランジスタとほぼ同等になる。なお本工程でコ
レクタ導出領域０２表面に重畳してベース拡散してコレ
クタコンタクト領域α５を形成しても良い。
υとエミッタ領域α３の二重拡散構造を採るので縦型Ｐ
ＮＰトランジスタのベース巾のばらつきが二重拡散型の
ＮＰＮ）ランジスタとほぼ同等になる。なお本工程でコ
レクタ導出領域０２表面に重畳してベース拡散してコレ
クタコンタクト領域α５を形成しても良い。
また本工程では第２の島領域（３）に同時にエピタキシ
ャル層（力表面にインジェクタ領域（１４１を設け、ベ
ース領域α〔には重畳して表面ベース領域αＱを形成す
る。表面ベース領域αＧは予定のコレクタ領域αηａ？
）を除く部分に形成され、ベース取り出し抵抗の減少、
表面リーク電流の低減およびベース領域α〔表面の反転
を防止するためのものである。
ャル層（力表面にインジェクタ領域（１４１を設け、ベ
ース領域α〔には重畳して表面ベース領域αＱを形成す
る。表面ベース領域αＧは予定のコレクタ領域αηａ？
）を除く部分に形成され、ベース取り出し抵抗の減少、
表面リーク電流の低減およびベース領域α〔表面の反転
を防止するためのものである。
本発明の第５の工程は、第２の島領域（２）のベース領
域０１表面に複数個のＮ 型のコレクタ領域（Ｉ７）ａ
ηを形成しＩＩＬ素子を完成することにある（第１図Ｃ
参照）。
域０１表面に複数個のＮ 型のコレクタ領域（Ｉ７）ａ
ηを形成しＩＩＬ素子を完成することにある（第１図Ｃ
参照）。
本工程ではコレクタ領域αη鰭の拡散は通常ＮＰＮトラ
ンジスタのエミッタ拡散と共通しており、第１の島領域
（２）のＰＮＰ ）ランジスタのベース領域００表面に
ベースコンタクト領域ｕＦｊを形成し、第２の島領域（
３）ではベース領域００表面に表面ベース領域αＱとほ
とんど重複しない様に複数のコレクタ領域Ｃ１７）（ｌ
ηを形成している。従ってコレクタ領域αηｔ１のは表
面では表面ベース領域叫で囲まれ、底面ではベース領域
ａαと接している。
ンジスタのエミッタ拡散と共通しており、第１の島領域
（２）のＰＮＰ ）ランジスタのベース領域００表面に
ベースコンタクト領域ｕＦｊを形成し、第２の島領域（
３）ではベース領域００表面に表面ベース領域αＱとほ
とんど重複しない様に複数のコレクタ領域Ｃ１７）（ｌ
ηを形成している。従ってコレクタ領域αηｔ１のは表
面では表面ベース領域叫で囲まれ、底面ではベース領域
ａαと接している。
本発明の最終工程は、周知の蒸着技術により蒸着アルミ
ニウムで各電極を形成することにある（第１図Ｃ参照）
。
ニウムで各電極を形成することにある（第１図Ｃ参照）
。
本工程ではエピタキシャル層（７）表面を被覆するシリ
コン酸化膜α９にコンタクト孔を形成し、第１の島領域
（２）Ｋ形成した縦型ＰＮＰ）ランジスタのコレクタコ
ンタクト領域ａ５ベースコンタクト領域αａおよびエミ
ッタ領域ａ３に夫々オーミック接触するコレクタ電極■
、ベース電極ｃ２１）およびエミッタ電極＠を形成し、
第２の島領域（３）に形成したＩＩＬ素子のインジェク
タ領域α４、コレクタ領域σηαηおよび表面ベース領
域αｅに夫々オーミック接触するインジェクタ電極（ハ
）、コレクタ電極（２）ｃ！４、ベース電極（ハ）を形
成している。
コン酸化膜α９にコンタクト孔を形成し、第１の島領域
（２）Ｋ形成した縦型ＰＮＰ）ランジスタのコレクタコ
ンタクト領域ａ５ベースコンタクト領域αａおよびエミ
ッタ領域ａ３に夫々オーミック接触するコレクタ電極■
、ベース電極ｃ２１）およびエミッタ電極＠を形成し、
第２の島領域（３）に形成したＩＩＬ素子のインジェク
タ領域α４、コレクタ領域σηαηおよび表面ベース領
域αｅに夫々オーミック接触するインジェクタ電極（ハ
）、コレクタ電極（２）ｃ！４、ベース電極（ハ）を形
成している。
斯上した本発明方法に依れば、二重拡散型の縦型ＰＮＰ
トランジスタとＩＩＬ素子を同一チップ内に効率良く
集積化でき、それらの特性を大巾に改善できる。
トランジスタとＩＩＬ素子を同一チップ内に効率良く
集積化でき、それらの特性を大巾に改善できる。
（ト）発明の効果
本発明に依れば縦型ＰＮＰトランジスタを二重拡散型の
製造方法にできるので、従来の縦型ＰＮＰトランジスタ
の均一ベース構造から拡散ベース構造にできる利点を有
する。この結果ベース巾はベース領域（１１）とエミッ
タ領域（Ｌ３の拡散により制御され、大巾にベース巾を
狭くでき且つベース巾のばらつきを低減できる。これに
より高ｆＴの縦型ＰＮＰトランジスタを同一チップ内に
容易に集積化できる。
製造方法にできるので、従来の縦型ＰＮＰトランジスタ
の均一ベース構造から拡散ベース構造にできる利点を有
する。この結果ベース巾はベース領域（１１）とエミッ
タ領域（Ｌ３の拡散により制御され、大巾にベース巾を
狭くでき且つベース巾のばらつきを低減できる。これに
より高ｆＴの縦型ＰＮＰトランジスタを同一チップ内に
容易に集積化できる。
また本発明ではＩＩＬ素子のベース領域α〔を縦型ＰＮ
Ｐ ）ランジスタのコレクタ拡散と共用して深く形成で
きるので、ＩＩＬ素子のベース領域（１１と埋め込み層
（５）の距離を大巾に減少でき逆βを大巾に改善でき高
速動作ができる。
Ｐ ）ランジスタのコレクタ拡散と共用して深く形成で
きるので、ＩＩＬ素子のベース領域（１１と埋め込み層
（５）の距離を大巾に減少でき逆βを大巾に改善でき高
速動作ができる。
更に本発明ではＮＰＮトランジスタとともに特性の改善
をした縦型ＰＮＰ）ランジスタおよびＩＩＬ素子を同一
チップ内圧集積化でき、きわめて特性の改善された回路
を半導体集積回路に組み込み可能となる。
をした縦型ＰＮＰ）ランジスタおよびＩＩＬ素子を同一
チップ内圧集積化でき、きわめて特性の改善された回路
を半導体集積回路に組み込み可能となる。
第１図人乃至第１図Ｈは本発明に依る半導体集積回路の
製造方法を説明する断面図、第２図人乃至第２図Ｅは従
来の半導体集積回路の製造方法を説明する断面図である
。 主な図番の説明 （１）は半導体基板、 （２）（３）は第１および第２
の島領域、 （４）（５）は埋め込み層、 （６）はコ
レクタ埋め込み層、 （７）はエピタキシャル層、 （
８）は上下分離領域、 （９）はコレクタ領域、 Ｑｌ
はＩＩＬ素子のベース領域、 Ｑｌ）は縦型ＰＮＰ）ラ
ンジスタのベース領域、 ａ３は縦型ＰＮＰ ）ランジ
スタのエミッタ領域、 （１４１はインジェクタ領域、
（ｔｅは表面ベース領域、 αηはＩＩＬ素子のコレ
クタ領域である。
製造方法を説明する断面図、第２図人乃至第２図Ｅは従
来の半導体集積回路の製造方法を説明する断面図である
。 主な図番の説明 （１）は半導体基板、 （２）（３）は第１および第２
の島領域、 （４）（５）は埋め込み層、 （６）はコ
レクタ埋め込み層、 （７）はエピタキシャル層、 （
８）は上下分離領域、 （９）はコレクタ領域、 Ｑｌ
はＩＩＬ素子のベース領域、 Ｑｌ）は縦型ＰＮＰ）ラ
ンジスタのベース領域、 ａ３は縦型ＰＮＰ ）ランジ
スタのエミッタ領域、 （１４１はインジェクタ領域、
（ｔｅは表面ベース領域、 αηはＩＩＬ素子のコレ
クタ領域である。
Claims (1)
- （１）一導電型の半導体基板表面の第１および第２の島
領域底面に対応する部分に逆導電型の埋め込み層を形成
し且つ前記第１の島領域の埋め込み層に重畳して一導電
型のコレクタ埋め込み層を形成した後前記基板表面に逆
導電型のエピタキシャル層を積層する工程、 前記第１および第２の島領域表面から一導電型の不純物
をイオン注入し前記コレクタ埋め込み層まで達する様に
拡散してトランジスタのコレクタ領域とＩＩＬ素子のベ
ース領域を同時に形成する工程、 前記第１の島領域のコレクタ領域表面に逆導電型の不純
物をイオン注入してトランジスタのベース領域を形成す
る工程、 前記第１の島領域のベース領域表面および前記第２の島
領域表面に一導電型の不純物を拡散し、トランジスタの
エミッタ領域およびＩＩＬ素子のインジェクタ領域を同
時に形成する工程、 前記第２の島領域の前記ベース領域表面にＩＩＬ素子の
複数の逆導電型のコレクタ領域を形成する工程とを具備
することを特徴とする半導体集積回路の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084834A JPS61242062A (ja) | 1985-04-19 | 1985-04-19 | 半導体集積回路の製造方法 |
| KR1019860002820A KR900000826B1 (ko) | 1985-04-19 | 1986-04-14 | 반도체집적회로의 제조방법 |
| CN86102691.8A CN1004456B (zh) | 1985-04-19 | 1986-04-19 | 半导体器件及其制造方法 |
| US07/119,668 US4780425A (en) | 1985-04-19 | 1987-11-12 | Method of making a bipolar transistor with double diffused isolation regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084834A JPS61242062A (ja) | 1985-04-19 | 1985-04-19 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242062A true JPS61242062A (ja) | 1986-10-28 |
| JPH0451067B2 JPH0451067B2 (ja) | 1992-08-18 |
Family
ID=13841810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60084834A Granted JPS61242062A (ja) | 1985-04-19 | 1985-04-19 | 半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS61242062A (ja) |
| KR (1) | KR900000826B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128751A (ja) * | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | 縦型ｐｎｐトランジスタ |
-
1985
- 1985-04-19 JP JP60084834A patent/JPS61242062A/ja active Granted
-
1986
- 1986-04-14 KR KR1019860002820A patent/KR900000826B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128751A (ja) * | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | 縦型ｐｎｐトランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0451067B2 (ja) | 1992-08-18 |
| KR900000826B1 (ko) | 1990-02-17 |
| KR860008620A (ko) | 1986-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |