JP3590723B2 - フォトトランジスタチップ - Google Patents
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Description
【発明の属する技術分野】
この発明はフォトトランジスタチップに関する。より詳しくは、スイッチング素子として有用な、ベース・コレクタ間に等価的に電気的接続されたショットキーバリアダイオードを有するフォトトランジスタチップに関する。
【0002】
【従来の技術】
フォトトランジスタは、しばしばスイッチング素子として使用される。即ち、図4(a)に示すように外部から光I1を照射して、ベース・コレクタ接合が形成する受光部に光電流を発生させ、この光電流によりフォトトランジスタ全体をスイッチング動作させる。このときのフォトトランジスタのスイッチング時間は、図4(b)に示すように、一般に遅延時間td、上昇時間tr、蓄積時間ts、下降時間tfに分けられる。
【0003】
通常のスイッチングトランジスタの場合、オフ時にベース・エミッタ間を短絡又は逆バイアスすることにより、蓄積時間tsや下降時間tfの短縮が図られているが、フォトトランジスタの場合、ベース端子を外部に取り出していない場合が多く、オフ時はベース端子がオープンとなる。このため、フォトトランジスタをスイッチング素子として用いる場合、通常のスイッチングトランジスタの場合に比して蓄積時間tsや下降時間tfが著しく長くなる。
【0004】
この蓄積時間ts、下降時間tfはトランジスタの電流増幅率(以下「hFE」と呼ぶ。)が大きくなるに伴って著しく長くなるため、高速動作させる場合は、かつては所要の出力が得られる範囲内で極力hFEの小さいものを選別して対応していた。しかしながら、hFEを選別することは歩留まりの低下を意味し、チップ価格が上昇する。
【0005】
そこで、フォトトランジスタチップにショットキーバリアダイオードを内蔵し、図11の等価回路に示すように、フォトトランジスタのベース・コレクタ間をそのショットキーバリアダイオードによって接続する技術が提案されている(特開平5−22102号公報、特開平6−5903号公報、特開平7−79010号公報)。これは、蓄積時間tsはトランジスタの飽和動作時にベースからコレクタに注入された少数キャリアによって決まることから、上記ショットキーバリアダイオードによってベースからコレクタへのキャリア注入を防止して、蓄積時間tsを短縮しようとするものである。
【0006】
【発明が解決しようとする課題】
しかしながら、ショットキーバリアダイオードを内蔵した従来のフォトトランジスタチップでは、ショットキーバリアダイオードを形成する位置が特に考慮されていなかったため、スイッチングの高速化が不充分なものとなっていた。さらに、ショットキーバリアダイオードを内蔵した従来のフォトトランジスタチップでは、下降時間tfの増大に対しての対策がとられていなかった。
【0007】
そこで、この発明の目的は、スイッチング時間を有効に短縮できるフォトトランジスタチップを提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載のフォトトランジスタチップは、コレクタ層の表面の一部を占める領域に形成されたベース層と、このベース層の表面の一部を占める領域に形成されたエミッタ層を有し、ベース・コレクタ接合が形成する受光部に光を受けて動作するフォトトランジスタチップにおいて、上記ベース層とコレクタ層とを電気的に接続するショットキーバリアダイオードを備え、上記エミッタ層が形成された領域は上記ベース層の表面で一方向に関して偏った位置にあり、上記ショットキーバリアダイオードが形成された領域は上記一方向に関して上記ベース層の中央部よりも上記エミッタ層に近い位置にあることを特徴とする。
【0009】
上記フォトトランジスタがベース・コレクタ接合が形成する受光部に光を受けて飽和動作するとき、上記受光部で発生した光電流がトランジスタ動作のためのベース電流となる。この請求項1のフォトトランジスタチップでは、エミッタ層が形成された領域がベース層の表面で一方向に関して偏った位置にあるので、受光部で発生した過剰な少数キャリアは主にベース層の反対側(エミッタ層が存在しない広い方の側)からエミッタ層へ流れ込む。さらに、ショットキーバリアダイオードが形成された領域は上記一方向に関してベース層の中央部よりもエミッタ層に近い位置にあるので、受光部で発生した過剰な少数キャリアはエミッタ層に到達するよりも先にショットキーバリアダイオードに到達して、ショットキーバリアダイオードの順方向電流となる。この結果、ベース・コレクタ間の順方向電流が抑制されて、コレクタ層での蓄積電荷量が少なくなり、スイッチング動作時の蓄積時間tsが短くなる。したがって、スイッチング時間が有効に短縮される。
【0010】
請求項2に記載のフォトトランジスタチップは、請求項1に記載のフォトトランジスタチップにおいて、チップ表面で上記一方向に垂直な方向に関して上記ショットキーバリアダイオードの長さが上記エミッタ層の長さと実質的に同じに設定されていることを特徴とする。
【0011】
ここで、「実質的に同じ」とは±10%の範囲内であることを意味する。
【0012】
この請求項2のフォトトランジスタチップでは、上記一方向に垂直な方向に関して上記ショットキーバリアダイオードの長さが上記エミッタ層の長さと実質的に同じに設定されているので、蓄積時間tsが短くなるとともに、チップサイズの割に光電流が多くなる。逆に言えば、仮にショットキーバリアダイオードの長さをエミッタ層の長さよりも短く設定すると、受光部で発生した少数キャリアの多くがショットキーバリアダイオードに取り込まれずコレクタ層に直接流れ込むため、蓄積時間tsが長くなる。一方、ショットキーバリアダイオードの長さをエミッタ層の長さよりも長く設定すると、その分だけ光電流が減少する(同じ光電流を得るためにはチップサイズを大きくしなければならなくなる。)。
【0013】
請求項3に記載のフォトトランジスタチップは、請求項1のフォトトランジスタチップにおいて、上記ショットキーバリアダイオードの面積が5×102μm2乃至1×105μm2の範囲内に設定されていることを特徴とする。
【0014】
この請求項3のフォトトランジスタチップでは、上記ショットキーバリアダイオードの面積が5×102μm2以上に設定されているので、後述するように蓄積時間tsが30μs(マイクロ秒)以下になる。しかも上記ショットキーバリアダイオードの面積が1×105μm2以下に設定されているので、フォトトランジスタの飽和電圧VCE(s)が実用レベルを超えることがない。
【0015】
請求項4に記載のフォトトランジスタチップは、請求項1に記載のフォトトランジスタチップにおいて、上記ベース層とエミッタ層とを電気的に接続する抵抗層を備えたことを特徴とする。
【0016】
ベース層とコレクタ層とを電気的に接続するショットキーバリアダイオードを備えた場合、コレクタ・エミッタ間降伏電圧が低下したり、コレクタ・エミッタ間遮断電流(暗電流)が増大する傾向がある。また、見かけ上コレクタ・ベース間の遷移容量が増加して、スイッチング動作時の下降時間tfが増大する傾向がある。この請求項4のフォトトランジスタチップでは、ベース層とエミッタ層とを電気的に接続する抵抗層を備えているので、そのようなコレクタ・エミッタ間降伏電圧の低下、コレクタ・エミッタ間遮断電流(暗電流)の増大、コレクタ・ベース間の遷移容量の増大に伴うスイッチング動作時の下降時間tfの増大等を防止することができる。このように下降時間tfの増大が防止されることから、さらにスイッチング時間が短縮される。
【0017】
請求項5に記載のフォトトランジスタチップは、請求項4に記載のフォトトランジスタチップにおいて、上記抵抗層の抵抗値が5kΩ乃至1.2MΩの範囲内に設定されていることを特徴とする。
【0018】
この請求項5のフォトトランジスタチップでは、上記抵抗層の抵抗値が適切な値に設定されているので、フォトトランジスタの諸特性を実用レベルに保つことができる。逆に言えば、上記抵抗層の抵抗値が5kΩ未満であれば、ベース・エミッタ間電圧がオン電圧(0.6V程度)に達しなくなり、フォトトランジスタチップがオンしなくなる。一方、上記抵抗層の抵抗値が1.2MΩを超えれば、後述のように下降時間tfが20μsよりも長くなり、好ましくない。
【0019】
請求項6に記載のフォトトランジスタチップは、請求項1乃至5のいずれか一つに記載のフォトトランジスタチップにおいて、上記ベース層のパターンはメッシュ状又はストライプ状に設定されていることを特徴とする。
【0020】
この請求項6のフォトトランジスタチップでは、ベース層のパターンがメッシュ状又はストライプ状に設定されているので、ベース・コレクタ間の遷移容量が小さくなる。したがって、フォトトランジスタのスイッチング動作時の上昇時間trおよび下降時間tfが短くなり、さらにスイッチング時間が短縮される。
【0021】
請求項7に記載のフォトトランジスタチップは、請求項6に記載のフォトトランジスタチップにおいて、上記ベース層のメッシュ状又はストライプ状パターンの間隔は、そのパターンの間の部分が空乏化し得る寸法に設定されていることを特徴とする。
【0022】
一般にフォトトランジスタが受光部に光を受けて動作するとき、ベース・コレクタ接合が形成する空乏層内で発生した少数キャリアは印加電界によって加速されて比較的速く移動するが、空乏層近傍のコレクタ層内で発生した少数キャリアは上記空乏層に到達するまで拡散によって移動するため遅くなる。したがって、蓄積時間tsと下降時間tfは少数キャリアの拡散時間によって律速される。この請求項7のフォトトランジスタチップでは、上記ベース層のメッシュ状又はストライプ状パターンの間隔は、そのパターンの間の部分が空乏化し得る寸法に設定されているので、空乏層近傍のコレクタ層内で発生した少数キャリアの拡散時間による応答遅れが除かれて、さらにスイッチング時間が短縮される。
【0023】
【発明の実施の形態】
以下、この発明のフォトトランジスタチップを図示の実施の形態により詳細に説明する。
【0024】
図10は一実施形態のフォトトランジスタチップの等価回路を示している。このフォトトランジスタチップでは、フォトトランジスタ14のベース・コレクタ間にショットキーバリアダイオード17が電気的に接続されるとともに、ベース・エミッタ間に抵抗9が電気的に接続されている。15はフォトトランジスタ14のベース・コレクタ接合の一部が形成する受光部を表している。
【0025】
図2は上記フォトトランジスタチップのパターンを示し、図1は図2におけるX−X線断面を示している。
【0026】
図1から分かるように、N型のシリコン基板13bにN−型不純物拡散層13aを成長させてなるウエハが、フォトトランジスタ14のコレクタ層13として用いられる。
【0027】
このコレクタ層13(詳しくは不純物拡散層13a)の表面に、イオン注入法等によりボロン等のP型不純物を選択的に注入して、抵抗層9が形成される。さらにP型不純物の選択的注入により、P型のベース拡散層3,7a,7b,7cおよび7dが形成される。図2から分かるように、ベース拡散層3,7a,7b,7cおよぴ7dのパターンはX方向に垂直な方向(Y方向とする)に延びるストライプ状に設定され、各ストライプ領域3,7a,7b,7c,7dの両端は互いに接続されている。このベース拡散層のうちストライプ領域3とそれ以外の領域7とに囲まれたコレクタ層の表面は、ショットキーバリアダイオードを形成するための領域6とされている。なお、抵抗層9は、ベース拡散層3の図2における下端近傍からベース拡散層3に沿ってL字状に延びて、ベース拡散層のストライプ7cの上端近傍に接続されている。
【0028】
続いて、図1に示すように、選択的にリン等のN型不純物を熱拡散することにより、ベース拡散層のストライプ領域3の表面にエミッタ層4が形成され、同時にチップ外周部にチャンネルストッパー10が形成される。分かるように、ベース拡散層3,7の表面でエミッタ層4はX方向に関して偏った位置、つまり図において左側に偏った位置に形成され、ショットキーバリアダイオード領域6はX方向に関してベース拡散層3,7全体の中央部よりも上記エミッタ層4に近い位置にある。また、チップ表面でショットキーバリアダイオード領域6のY方向の長さはエミッタ層4のY方向の長さと同じに設定されている。
【0029】
次に、このチップ表面に熱酸化膜11を形成し、この熱酸化膜11の所要の領域に存する部分を取り除く。詳しくは、フォトトランジスタのエミッタ層4、ショットキーバリアダイオード領域6、および抵抗層9の図2における下端部18の上の部分をそれぞれ取り除く。
【0030】
この上に、Al等の金属膜を蒸着し、所要の形状にこの金属膜をパターン加工するとともに、熱処理を行って、エミッタ電極2(抵抗層19の下端部18と電気的に接触する)と、ショットキーバリアダイオードのアノード電極12が形成される。最後に、N型基板13の裏面にコレクタ電極1が形成される。
【0031】
上記フォトトランジスタチップが受光部15に光を受けて飽和動作するとき、受光部15で発生した光電流がトランジスタ動作のためのベース電流となる。エミッタ層4が形成されたストライプ領域3が左側に偏った位置にあるので、受光部15で発生した過剰な少数キャリアは主にベース拡散層の反対側、つまり領域7側からエミッタ層4へ流れ込む。さらに、ショットキーバリアダイオード領域6はX方向に関してベース拡散層3,7全体の中央部よりも上記エミッタ層4に近い位置にあるので、受光部15で発生した過剰な少数キャリアはエミッタ層4に到達するよりも先にショットキーバリアダイオード領域6に到達して、ショットキーバリアダイオード17の順方向電流となる。この結果、ベース・コレクタ間の順方向電流が抑制されて、コレクタ層での蓄積電荷量が少なくなり、スイッチング動作時の蓄積時間tsが短くなる。したがって、スイッチング時間を有効に短縮できる。
【0032】
また、チップ表面でショットキーバリアダイオード領域6のY方向の長さはエミッタ層4のY方向の長さと同じに設定されているので、蓄積時間tsが短くなるとともに、チップサイズの割に光電流が多くなる。逆に言えば、仮にショットキーバリアダイオード領域6の長さをエミッタ層4の長さよりも短く設定すると、受光部15で発生した少数キャリアの多くがショットキーバリアダイオード17に取り込まれずコレクタ層13に直接流れ込むため、蓄積時間tsが長くなる。一方、ショットキーバリアダイオード領域6の長さをエミッタ層4の長さよりも長く設定すると、その分だけ光電流が減少する。
【0033】
ショットキーバリアダイオード領域6の面積に関しては、図5に示すようにその面積値が小さい程蓄積時間tsが増加する。一方、図6に示すようにその面積値が大きい程コレクタ・エミッタ間飽和電圧VCE(s)が増大して、消費電力が大きくなる。例えば、hFEが500であるフォトトランジスタ(ショットキーバリアダイオードもベース・エミッタ間抵抗も内蔵しないもの)は、飽和状態におけるコレクタ・ベース間電圧VCBが約0.5Vとなる。ショットキーバリアダイオード17の順方向電圧VFはこのVCBよりも小さくなければ、飽和動作時に受光部15で発生する過剰な少数キャリアを引き抜くことができない。よって、面積がSであるショットキーバリアダイオードの順方向電圧VFはVCB−60mV以下でなければならない。このVF(=VCB−60mV)におけるIF値を用いると、最小のショットキーバリアダイオードの面積値SminはIB×(過剰なIBの全IBに対する割合)/IF×Sより、数10〜数100μm2となる。具体的には、この実施形態のフォトトランジスタチップでは、ショットキーバリアダイオード領域6の面積を5×102μm2以上に設定することにより、蓄積時間tsを30μs(マイクロ秒)以下にしている。一方、ショットキーバリアダイオード領域6の面積が数万〜数十万μm2まで大きくなると、コレクタ・エミッタ間飽和電圧VCE(s)が従来のフォトトランジスタよりも大幅に増大する。そうすると、このフォトトランジスタ14の出力信号をTTL(トランジスタ・トランジスタ・ロジック)等の回路系で用いる場合に、このフォトトランジスタ14のローレベル出力VOL(=VCE(s)=VBE−VF)が増加する。この結果、この出力信号を受け取る受信系のローレベル入力信号の上限制約を越えてしまい、受信系が正常に動作できなくなる等の問題が生じる。そこで、この実施形態のフォトトランジスタチップでは、ショットキーバリアダイオード領域6の面積を1×105μm2以下、より好ましくは1×104μm2以下に設定することにより、フォトトランジスタ14の飽和電圧VCE(s)が実用レベルを超えることがないようにしている。結論として、ショットキーバリアダイオード領域6の面積は5×102μm2〜1×104μm2の範囲内に設定するのが望ましい。
【0034】
さて、ショットキーバリアダイオード17を内蔵した場合、コレクタ・エミッタ間降伏電圧が低下したり、コレクタ・エミッタ間遮断電流(暗電流)が増大する傾向がある。また、見かけ上コレクタ・ベース間の遷移容量が増加して、図4(c)に例示するようにスイッチング動作時の下降時間tfが増大する傾向がある。しかし、このフォトトランジスタチップでは、ベース拡散層3,7とエミッタ層4とを電気的に接続する抵抗層9を備えているので、ショットキーバリアダイオード17を内蔵したことに伴うコレクタ・エミッタ間降伏電圧の低下や、コレクタ・エミッタ間遮断電流(暗電流)の増大を防止することができる。また、フォトトランジスタ14のオン動作時にベース拡散層3,7に蓄積した電荷をこの抵抗層9が引き抜くので、図4(d)に示すようにスイッチング動作時の下降時間tfの増大を防止することができる。このように下降時間tfの増大を防止できることから、さらにスイッチング時間を短縮できる。
【0035】
上記抵抗層9の抵抗値は5kΩ乃至1.2MΩの範囲内、より好ましく100kΩ〜700kΩの範囲内に設定すべきである。すなわち、フォトトランジスタチップを発光ダイオードチップと対向させてフォトカプラを構成し、スイッチング素子として動作させるとき、LEDからの光による短絡電流Iscは通常約0.5〜120μAの範囲で使用される。このとき、ベース・エミッタ間電圧VBEは約0.6Vで動作するので、VBE/Iscの関係から、ベース・エミッタ間に接続された抵抗層9の抵抗値は5kΩ〜1.2MΩに設定すべきである。さらに、図7から分かるように、この抵抗値が100kΩ以上であれば、ベース電流IBが5μA以下でフォトトランジスタ14のhFEは立ち上がり、良好に動作する。また、図10に示すように、抵抗層9の抵抗値を小さくする下降時間tfを短縮できるが、この抵抗値の大小に関して蓄積時間tsと下降時間tfはトレードオフの関係にある。蓄積時間tsと下降時間tfのクロスポイントが700kΩであることから、この抵抗値は700kΩ以下に設定するのが好ましいと考えられる。このように、上記抵抗層9の抵抗値を好ましく設定することで、フォトトランジスタ14の諸特性を実用レベルに保つことができる。
【0036】
また、このフォトトランジスタチップでは、ベース拡散層3,7a,7b,7c,7dのパターンがストライプ状に設定されているので、ベース・コレクタ間の遷移容量が小さくなる。したがって、フォトトランジスタ14のスイッチング動作時の上昇時間trおよび下降時間tfを短くでき、さらにスイッチング時間を短縮できる。さらに、このフォトトランジスタチップでは、図3に示すように、上記ベース拡散層3,7a,7b,7c,7dのストライプ状パターンの間隔は、通常のバイアス条件(例えばコレクタ・エミッタ間電圧VCE=5V)でそのパターンの間の部分が空乏化する寸法に設定されている。図3においては、8b,8cがそれぞれストライプ領域7b,7cの周りの空乏層を示している。したがって、空乏層8b,8c近傍のコレクタ層13a内で発生した少数キャリア30の拡散時間による応答遅れを排除でき、さらにスイッチング時間を短縮できる。
【0037】
このフォトトランジスタ14の応答速度は、GaAsLEDを発光素子として用い、電源電圧5V、負荷抵抗1.9kΩ、光電流50uAの条件下で、従来のもの(ショットキーバリアダイオードもベース・エミッタ間抵抗も有しないもの)に対して蓄積時間tsを約20〜30μs、下降時間tfを約7μsだけそれぞれ短縮することができる。よって、このフォトトランジスタチップを発光ダイオードチップと対向させてフォトカプラを構成した場合、スイッチング動作の速いフォトカプラを得ることができる。
【0038】
なお、図9に示すように、ベース拡散層をメッシュ状に形成した場合も、ストライプ状に形成した場合と同様の効果を奏することができる。
【0039】
【発明の効果】
以上より明らかなように、請求項1のフォトトランジスタチップは、エミッタ層が形成された領域はベース層の表面で一方向に関して偏った位置にあり、ショットキーバリアダイオードが形成された領域は上記一方向に関してベース層の中央部よりも上記エミッタ層に近い位置にあるので、スイッチング時間を有効に短縮できる。
【0040】
請求項2に記載のフォトトランジスタチップは、チップ表面で上記一方向に垂直な方向に関して上記ショットキーバリアダイオードの長さが上記エミッタ層の長さと実質的に同じに設定されているので、蓄積時間tsを短くできるとともに、チップサイズの割に光電流を増大できる。
【0041】
請求項3のフォトトランジスタチップでは、上記ショットキーバリアダイオードの面積が5×102μm2以上に設定されているので、後述するように蓄積時間tsが30μs(マイクロ秒)以下になる。しかも上記ショットキーバリアダイオードの面積が1×105μm2以下に設定されているので、フォトトランジスタの飽和電圧VCE(s)が実用レベルを超えることがない。
【0042】
請求項4のフォトトランジスタチップでは、ベース層とエミッタ層とを電気的に接続する抵抗層を備えているので、ショットキーバリアダイオードを内蔵したことによるコレクタ・エミッタ間降伏電圧の低下、コレクタ・エミッタ間遮断電流(暗電流)の増大、コレクタ・ベース間の遷移容量の増大に伴うスイッチング動作時の下降時間tfの増大等を防止することができる。このように下降時間tfの増大を防止できることから、さらにスイッチング時間を短縮できる。
【0043】
請求項5に記載のフォトトランジスタチップは、請求項4に記載のフォトトランジスタチップにおいて、上記抵抗層の抵抗値が5kΩ乃至1.2MΩの範囲内に設定されているので、フォトトランジスタの諸特性を実用レベルに保つことができる。
【0044】
請求項6のフォトトランジスタチップでは、ベース層のパターンがメッシュ状又はストライプ状に設定されているので、ベース・コレクタ間の遷移容量が小さくなる。したがって、フォトトランジスタのスイッチング動作時の上昇時間trおよび下降時間tfが短くなり、さらにスイッチング時間が短縮される。
【0045】
請求項7のフォトトランジスタチップでは、上記ベース層のメッシュ状又はストライプ状パターンの間隔は、そのパターンの間の部分が空乏化し得る寸法に設定されているので、空乏層近傍のコレクタ層内で発生した少数キャリアの拡散時間による応答遅れを除去でき、さらにスイッチング時間を短縮できる。
【図面の簡単な説明】
【図1】この発明の一実施形態のフォトトランジスタチップの断面構造を示す図である。
【図2】上記フォトトランジスタチップのパターンレイアウトを示す図である。
【図3】上記フォトトランジスタチップの動作を説明する図である。
【図4】入力に対するフォトトランジスタチップの応答を示す図である。
【図5】内蔵ショットキーバリアダイオードの面積と蓄積時間tsとの関係を示す図である。
【図6】内蔵ショットキーバリアダイオードの面積とコレクタ・エミッタ間飽和電圧VCE(s)との関係を示す図である。
【図7】ベース・エミッタ間抵抗とhFE立ち上がり時のベース電流との関係を示す図である。
【図8】ベース・エミッタ間抵抗と下降時間tfとの関係を示す図である。
【図9】上記フォトトランジスタチップの変形例を示す図である。
【図10】上記フォトトランジスタチップの等価回路を示す図である。
【図11】ショットキーバリアダイオードを内蔵した従来のフォトトランジスタチップの等価回路を示す図である。
【符号の説明】
3,7 ベース拡散層
4 エミッタ層
13 コレクタ層
14 フォトトランジスタ
15 受光部
17 ショットキーバリアダイオード
Claims (7)
- コレクタ層の表面の一部を占める領域に形成されたベース層と、このベース層の表面の一部を占める領域に形成されたエミッタ層を有し、ベース・コレクタ接合が形成する受光部に光を受けて動作するフォトトランジスタチップにおいて、
上記ベース層とコレクタ層とを電気的に接続するショットキーバリアダイオードを備え、
上記エミッタ層が形成された領域は上記ベース層の表面で一方向に関して偏った位置にあり、上記ショットキーバリアダイオードが形成された領域は上記一方向に関して上記ベース層の中央部よりも上記エミッタ層に近い位置にあることを特徴とするフォトトランジスタチップ。 - 請求項1に記載のフォトトランジスタチップにおいて、
チップ表面で上記一方向に垂直な方向に関して上記ショットキーバリアダイオードの長さが上記エミッタ層の長さと実質的に同じに設定されていることを特徴とするフォトトランジスタチップ。 - 請求項1のフォトトランジスタチップにおいて、
上記ショットキーバリアダイオードの面積が5×102μm2乃至1×105μm2の範囲内に設定されていることを特徴とするフォトトランジスタチップ。 - 請求項1に記載のフォトトランジスタチップにおいて、
上記ベース層とエミッタ層とを電気的に接続する抵抗層を備えたことを特徴とするフォトトランジスタチップ。 - 請求項4に記載のフォトトランジスタチップにおいて、
上記抵抗層の抵抗値が5kΩ乃至1.2MΩの範囲内に設定されていることを特徴とするフォトトランジスタチップ。 - 請求項1乃至5のいずれか一つに記載のフォトトランジスタチップにおいて、
上記ベース層のパターンはメッシュ状又はストライプ状に設定されていることを特徴とするフォトトランジスタチップ。 - 請求項6に記載のフォトトランジスタチップにおいて、
上記ベース層のメッシュ状又はストライプ状パターンの間隔は、そのパターンの間の部分が空乏化し得る寸法に設定されていることを特徴とするフォトトランジスタチップ。
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