KR920000639B1 - 쌍방향제어정류반도체장치 - Google Patents

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쥰이치 미와
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

쌍방향제어정류반도체장치
제1도는 본 발명의 제1 실시예에 따른 쌍방향제어정류반도체장치의 구성을 나타낸 단면도.
제2도는 상기 실시예 장치의 패턴평면도.
제3도는 본 발명의 다른 실시예에 따른 쌍방향제어정류반도체장치의 구성을 나타낸 단면도.
제4도는 본 발명의 또 다른 실시예에 따른 쌍방향제어정류반도체장치의 구성을 나타낸 단면도.
제5도는 종래의 쌍방향제어정류반도체장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10,40 : N형기판 11∼13,19,41,42 : P형층
14∼16,20,21,43∼45 : N형층 17,18 : 배선
r1,r2 : 저항 T1,T2 : 전극
G : 게이트전극
[산업상의 이용분야]
본 발명은 트라이액(TRIAC)등의 쌍방향제어정류반도체장치에 관한 것으로, 특히 고감도화를 도모할 수 있도록 개량한 쌍방향제어정류반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
쌍방향제어정류반도체장치의 일종인 종래의 트라이액은 제5도에 도시된 바와같은 단면구조를 갖고 있는바, 도면중 참조부호 40은 N형 기판이고, 41과 42는 각각 P형층이며, 43 내지 45는 각각 N형층을 나타낸다. 트라이액의 표면에서는 P형층(41)과 N형층(43)의 표면에 연속해서 전극(T1)이 형성되고, N형층(44)과 P형층(41)의 표면에는 연속해서 게이트전극(G)이 형성되며, 뒷면 전체에는 전극(T2)이 형성되어 있다.
이 트라이액은 게이트전극(G)과 그 하부의 P형층(41)에 의해 일반적인 다이리스터의 게이트구조가 형성되어 있고, N형층(43)과 P형층(41) 및 N형 기판(40)으로 이루어진 NPN트랜지스터구조와 N형층(44)과 P형층(41) 및 N형 기판(40)으로 이루어진 NPN트랜지스터구조에 의해 리모트·게이트(remote gate)구조가 형성되어 있으며, 또 N형층(44)에 의해 접합게이트구조가 형성되어 있다.
그런데, 이와같은 구조의 트라이액을 턴온시키는 모우드에는 Ⅰ,Ⅱ,Ⅲ,Ⅳ의 각 모우드가 있는바, 먼저 Ⅰ모우드는 상기 일반적인 다이리스터의 게이트구조를 이용하는 것으로 전극(T1)이 부극성이고 전극(T2)이 정극성일 때 게이트전극(G)에 정극성의 트리거를 인가함으로써 턴온시키는 것이고, Ⅱ모우드는 상기 접합 게이트구조를 이용하는 것으로 전극(T1)이 부극성이고 전극(T2)이 정극성일 때 게이트전극(G)에 부극성의 트리거를 인가함으로써 턴온시키는 것이다. 또, Ⅲ모우드는 상기 리모트·게이트구조를 이용하는 것으로 전극(T1)이 정극성이고 전극(T2)이 부극성일때 게이트전극(G)에 부극성의 트리거를 인가함으로써 턴온시키는 것이고, Ⅳ모우드는 상기 리모트·게이트구조를 이용하는 것으로 전극(T1)이 정극성이고 전극(T2)이 부극성일 때 게이트전극(G)에 정극성의 트리거를 인가함으로써 턴온시키는 것이다.
그런데, 종래의 트라이액에서 게이트의 고감도화를 달성하기 위해서는 P형층(41)으로 이루어진 P형 베이스의 표면으로 흘러 주입전류로서 기여하지 않는 무효전류성분을 작게 할 필요가 있고, 또 그를 위해서는 P형층 표면의 불순물농도를 낮게 하거나 상기 표면전류의 흐름을 저지하기 위해 P형층(41)에 N형 확산층의 벽을 형성하는 등의 수단을 이용하고 있다.
그러나, 어떤 수단을 이용하더라도 게이트감도와 다른 주요특성에 특성간 교환(TRADE OFF)이 존재하게 되어, 예컨대 게이트감도를 높게 하면 dv/dt내량이 작게 되고 고온특성이 악화되는 등의 폐해가 발생한다. 또 트라이액의 동작원리상, N형층(43)으로 이루어진 N형 에미터는 쇼티드(SHORTED)구조를 채택하는 것이 불가피하기 때문에, 확산의 제어에 의해 고감도화를 도모하기에는 한계가 있다.
이때문에, 종래의 트라이액에서는 IC(반도체집적회로)의 출력으로 직접 구동할 수 있는 정도의 게이트감도를 갖춘 것을 제조하는 것이 곤란하다는 결점이 있다.
이와같이 종래의 쌍방향제어정류반도체장치에서는 dv/dt내량(耐量)등의 특성을 손상시키지 않고 게이트감도를 높게 하는 것이 곤란하다는 결점이 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, dv/dt내량(耐量)등의 특성을 손상시키지 않고 게이트감도를 높일 수 있도록된 쌍방향제어정류반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 쌍방향제어정류반도체장치는, 제1도전형의 제1도전층과, 이 제1도전층의 한쪽 표면상에 서로 분리 설치된 제2도전형의 제2 내지 제4도전층, 상기 제2도전층의 표면영역에 설치된 제1도전형의 제5도전층, 상기 제3도전층의 표면영역에 설치된 제1도전형의 제6도전층, 상기 제4도전층의 표면영역에 설치된 제1도전형의 제7도전층, 상기 제1도전층의 다른 쪽 표면상에 설치된 제2도전형의 제8도전층, 이 제8도전층의 표면영역에 설치된 제1도전형의 제9도전층, 상기 제2 및 제5도전층의 표면상을 연속해서 덮도록 설치된 제1전극, 상기 제4 및 제6도전층 각각에 접속된 제2전극, 상기 제8 및 제9도전층의 표면상을 연속해서 덮도록 설치된 제3전극, 상기 제2도전층과 제3도전층의 표면을 접속하는 제1배선 및, 상기 제2도전층과 제7도전층의 표면을 접속하는 제2배선을 구비한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 따르면, 게이트전극으로의 제2전극에 부극성의 트리거신호가 인가된 때에는 제6도전층, 제3도전층, 제1도전층 및 제8도전층으로 이루어진 보조다이리스터가 턴온되고, 이때의 온전류가 제1배선을 매개하여 제5도전층, 제2도전층, 제1도전층 및 제8도전층으로 이루어진 주다이리스터에 게이트전류로서 공급된다.
그리고 제2전극에 정극성의 트리거신호가 인가된 때에는 제7도전층, 제4도전층, 제1도전층 및 제8도전층으로 이루어진 보조다이리스터가 턴온되고, 이때의 온전류가 제2배선을 배개하여 상기 주다이리스터에 게이트전류가 공급된다.
상기 양 보조다이리스터의 제4 및 제6도전층에 접속된 제2전극은 각각 제3 및 제7도전층상에는 연속적으로 설치되어 있지 않으므로 양 보조 다이리스터의 무효전류성분이 충분히 작아지게 되어 고감도화되고, 이때문에 특히 Ⅰ모우드와 Ⅱ모우드에 의한 동작이 고감도화된다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 설명한다.
제1도는 본 발명에 따른 제어정류 반도체장치를 트라이액에 실시한 경우의 소자구조를 나타낸 단면도이고, 제2도는 상기 트라이액을 게이트 전극쪽에서 본 패턴평면도이다.
내압이 600V정도인 소자를 구성하는 경우에는 두께가 250㎛정도이면서 비저항이 40Ω·㎝정도인 기판을 준비하고, 주지의 산화와 불순물확산 및 리소그래피기술을 이용하여 도시한 바와 같은 5층구조를 형성한다. 즉, N형 기판(10)의 한쪽 표면상에는 P형층(11,12,13)이 서로 분리되어 형성되어 있고, 여기서 이들 P형층(11∼13)의 표면불순물농도는 1∼2×1017/㎠로 되어있고 확산깊이(xj)는 40∼50㎛로 되어 있다. 또 상기 P형층(11)의 표면영역에는 쇼티드구조의 N형층(14)이 형성되어 있고, P형층(12)의 표면영역에는 N형층(15)이 형성되어 있으며, P형층(13)의 표면영역에는 N형층(16)이 형성되어 있다. 여기서 이들 N형층(14∼16)의 표면불순물농도는 1021/㎠정도로 되어 있고, 확산깊이(xj)는 20㎛정도 이하로 되어 있다.
상기 N형층(14)의 표면상에는 전극(T1)이 설치되어 있고, 또 상기 N형층(15)의 표면상 및 P형층(13)의 표면상에는 게이트전극(G)이 설치되어 있다. 또한, P형층(12)의 표면과 P형층(11)의 표면은 배선(17)으로 접속되어 있고, N형층(16)의 표면과 P형층(11)의 표면은 배선(18)으로 접속되어 있다.
상기 N형 기판(10)의 다른 쪽 표면상에는 P형층(19)이 형성되어 있고, 이 P형층(19)의 표면불순물농도는 상기와 마찬가지로 1∼2×1017/㎠로 되어 있으며 확산깊이(xj)는 40∼50㎛로 되어 있다. 또 상기 P형층(19)의 표면영역에는 N형층(20)이 형성되어 있고, 이 N형층(20)의 표면불순물농도는 상기와 마찬가지로 1021/㎠로 되어 있으며 확산깊이(xj)는 20㎛정도 이하로 되어 있다.
여기서 N형층(14), P형층(11), N형 기판(10) 및 P형층(19)은 한쪽 방향의 주다이리스터를 구성하고 있고, N형층(20), P형층(19), N형 기판(10) 및 P형층(11)은 다른 쪽 방향의 주다이리스터를 구성하고 있다. 또한 N형층(16), P형층(13), N형 기판(10) 및 P형층(19)은 정극성의 게이트입력에 대한 보조다이리스터를 구성하고, N형층(15), P형층(12), N형 기판(10) 및 P형층(19)은 부극성의 게이트입력에 대한 보조다이리스터를 구성하고 있다.
다음으로, 상기와 같이 구성된 트라이액의 동작을 설명한다.
먼저, Ⅰ모우드[전극(T2)이 정극성이고, 게이트전극(G)이 정극성]의 동작은 일반적인 다이리스터동작과 동일하게 되어 있어 게이트전극(G)에 정극성의 트리거신호가 인가됨으로써 N형층(16)으로부터 P형층(13)으로 캐리어의 주입이 일어나게 되고, 이에 따라 N형층(16), P형층(13), N형 기판(10) 및 P형층(19)으로 이루어진 보조다이리스터가 턴온되게 된다. 이때의 온전류가 배선(18)을 매개하여 P형층(11)에 게이트전류로서 공급된다. 여기서, 상기 보조다이리스터에는 게이트전극(G)이 P형층(13)의 표면에만 접속되어 있어 게이트전류의 무효성분이 매우 적어지게 된다. 그후에는 N형층(14)으로부터 P형층(11)으로 전자의 주입이 일어나게 되고, 이에따라 N형층(14), P형층(11), N형 기판(10) 및 P형층(19)으로 이루어진 주다이리스터가 턴온되게 된다.
이와같은 게이트트리거동작은 증폭게이트동작으로 일컬어지고, 예컨대 보조다이리스터는 수 ㎂정도의 게이트전류에서 온상태로 되며, 이때의 온전류는 최대 수백 ㎃정도로 되기 때문에 주다이리스터가 충분히 온상태로 될 수 있다. 이상과 같이 Ⅰ모우드에 의한 동작시의 게이트 감도는 매우 높게 될 수가 있다.
Ⅱ모우드[전극(T2)이 정극성이고, 게이트전극(G)이 부극성]의 동작도 일반적인 다이리스터동작과 동일하게 되어 있어 게이트전극(G)에 부극성의 트리거신호가 인가됨으로써 N형층(15)으로부터 P형층(12)으로 전자의 주입이 일어나게 되고, 이에 따라 N형층(15), P형층(12), N형 기판(10) 및 P형층(19)으로 이루어진 보조다이리스터가 턴온되게 된다. 이때의 온전류는 먼저 게이트회로로 흘러들어가 게이트저항에 의해 제한을 받아 게이트전위가 전극(T1)에 대해 정전위(正電位)로 된후, 배선(17)을 매개하여 P형층(11)에 게이트전류로서 공급된다. 여기서, 상기 보조다이리스터에서는 게이트전극(G)이 N형층(15)의 표면에만 접속되어 있어 게이트전류의 무효성분이 매우 적어지게 된다. 그후에는 상기의 경우와 마찬가지로 N형층(14)으로부터 P형층(11)에 전자의 주입이 일어나게 되고, 이에따라 N형층(14), P형층(11), N형 기판(10) 및 P형층(19)으로 이루어진 주다이리스터가 턴온되게 된다.
이와같은 게이트트리거동작은 접합게이트동작으로 일컬어지고, 예컨대 보조다이리스터는 수 ㎂정도의 게이트전류에서 온상태로 되며, 온전류는 최대 수백 ㎃정도로 되기 때문에 주다이리스터는 충분히 온상태로 될 수가 있다. 이와같이 Ⅱ모우드에 의한 동작시의 게이트감도도 매우 높아질 수가 있다.
또, Ⅲ모우드[전극(T2)이 부극성이고 게이트전극(G)이 부극성]인 경우에는 게이트전극(G)에 부극성의 트리거신호가 인가됨으로써 N형층(15)과 P형층(12) 및 N형기판(10)으로 이루어진 NPN트랜지스터가 리모트·게이트동작을 한다. 이 동작은 먼저, N형층(15)으로부터 P형층(12)에 주입된 전자가 N형기판(10)에 도달하여 P형층(12)과 N형 기판(10)과의 접합을 강하게 준(準)바이어스시킴으로써 P형층(12)으로부터 정공이 N형 기판(10)에 주입된다. 이 정공이 P형층(19)에 도달하여 횡방향으로 흐를 때 전압강하가 발생되어 N형층(20)으로부터의 전자의 주입이 시작된다. 이에따라 P형층(11), N형 기판(10), P형층(19) 및 N형층(20)으로 이루어진 주다이리스터가 턴온되게 된다. 이와같은 게이트트리거동작은 리모트·게이트동작이라 불려진다.
또한, Ⅳ모우드[전극(T2)이 부극성이고, 게이트전극(G)이 정극성]인 경우에는 게이트전극(G)에 정극성의 트리거신호가 인가됨으로써 N형층(16)과 P형층(13) 및 N형 기판(10)으로 이루어진 NPN트랜지스터가 리모트·게이트동작을 하게 되어, Ⅲ모우드와 마찬가지로 P형층(11), N형 기판(10), P형층(19) 및 N형층(20)으로 이루어진 주다이리스터가 턴온되게 된다.
상기 Ⅲ모우드 및 Ⅳ모우드인 때에는 Ⅰ모우드 및 Ⅱ모우드인 때와 같은 큰 게이트전류가 주다이리스터에 공급되지 않으므로 Ⅰ모우드 및 Ⅱ모우드인 때 보다는 게이트감도가 저하되게 된다. 그런데, 보조다이리스터에서는 게이트전류의 무효성분이 극히 적지는 않으므로 Ⅲ모우드 및 Ⅳ모우드인 때의 게이트감도가 종래보다는 향상될 수가 있게 된다.
이때문에 상기 실시예의 트라이액에서는 Ⅰ모우드 내지 Ⅲ모우드의 게이트감도를 수 ㎂로 할 수가 있다. 일반적으로 IC의 출력전류는 최대 5㎃정도이기 때문에, 상기 실시예의 트라이액은 IC의 출력전류로 충분히 구동시킬 수가 있다.
또한, 트라이액에는 전류의 흐름이 바뀔 때의 dv/dt에 의해 트리거되는 특유의 모우드가 있어, 그 내량(耐量)은 일반적으로 전류(轉流)dv/dt라 칭하고 있다. 이 모우드는 전류의 흐름이 바뀔 때의 잔류캐리어의 거동에 기인하고 있지만, 상기 실시예의 트라이액은 주다이리스터와 보조다이리스터로 분리되어 있고, 더욱이 주다이리스터와 보조다이리스터를 분리하여 배치함에 따른 상승효과에 의해 전류(轉流)dv/dt내량의 향상되 꾀할 수 있다. 이에 대해 종래의 쌍방향제어정류반도체장치에서는 Ⅰ모우드 내지 Ⅲ모우드의 게이트감도가 5㎃정도로 되도록 설계할 수 있더라도, Ⅳ모우드의 게이트감도는 이들의 4배인 20㎃정도로 되어 IC의 출력전류로는 직접 구동할 수가 없게 된다.
제3도는 본 발명을 다른 트라이액에 실시한 경우의 소자구조를 나타낸 단면도로서, 이 실시예의 트라이액에서는 상기 보조다이리스터의 P형층(12)을 주다이리스터의 P형층(11)과 일체화되도록 한 것이다. 이와같은 트라이액의 구성에 따르면, P형층(12)과 P형층(11)을 서로 분리할 필요가 없기 때문에 소자면적의 축소화를 꾀할 수 있다.
여기서, 상기 각 실시예의 트라이액에서는 dv/dt내량이 고감도의 보조다이리스터에 의해 결정되기 때문에, N형층(15)과 P형층(12 또는 11)의 사이 및 N형층(16)과 P형층(13)의 사이에 각각 제3도에 도시된 바와 같이 저항(r1,r2)을 삽입하면 게이트감도는 다소 저하되지만 dv/dt내량의 향상을 꾀할 수가 있게 된다. 그리고, 상기 저항(r1,r2)의 저항값은 PN접합전압을 0.6V, 주다이리스터의 게이트입력전류를 5㎃로 설정했을 때 0.6/5㎃, 즉 120Ω정도로 조정된다.
그런데, 상기 제1도와 같은 구성의 트라이액을 Ⅱ모우드로 동작시키는 경우의 상세한 동작은 다음과 같다. 즉, 게이트전극(G)에 부극성의 트리거신호가 인가되면 보조다이리스터의 N형층(15)과 P형층(12)으로 이루어진 PN접합이 순바이어스되어, 전극(T1)으로부터 P형층(11) 및 배선(17)을 매개하여 게이트전극(G)으로 전류가 흐른다. 그리고, N형층(15)과 P형층(12) 및 N형 기판(10)으로 이루어진 NPN트랜지스터의 전류증폭률(αN)과, P형층(12)과 N형 기판(10) 및 P형층(19)으로 이루어진 PNP트랜지스터의 전류증폭률(αP)의 합이 N형층(15), P형층(12), N형 기판(10) 및 P형층(19)으로 이루어진 보조다이리스터에서“1”을 넘으면, 상기 보조다이리스터가 턴온되어 게이트전극(G)에 접속된 게이트회로(도시되지 않음)에 전류가 흐르게 된다. 이 전류는 게이트회로내에 설치된 도시되지 않는 게이트저항에 의해 제한을 받게 되어, 게이트전위가 전극(T1)에 대해 정전위(正電位)로 되면 이번에는 P형층(12)중의 과잉정공을 배출하는 방향으로 된다. 즉, 전극(T1)을 향해 전류가 흐르기 시작하여 주다이리스터가 턴온을 개시한다.
상기 Ⅱ모우드의 동작시에서의 게이트감도는 상기 제5도에 도시한바와 같은 종래의 쌍방향제어정류반도체장치에 비하면 향상되어 있지만, Ⅰ모우드의 증폭게이트동작시의 경우에 비하면 아직 향상도가 낮다.
제4도는 본 발명을 또 다른 트라이액에 실시한 경우의 소자구조를 나타낸 단면도로서, 이 실시예의 트라이액이 상기 제1도에 도시한 것과 다른 부분은 보조다이리스터를 구성하는 P형층(12)의 표면영역에 상기 N형층(15)과 분리하여 N형층(21)을 하나 더 형성한 점이다. 그리고, 상기 배선(17)은 상기 N형층(21)의 표면 및 P형층(12)의 표면과 병렬로 P형층(11)의 표면을 접속하도록 형성된다.
이 트라이액에서는 상기 N형층(21)을 새롭게 형성함으로써 상기 제1도의 트라이액에 대해 N형층(21), P형층(12), N형 기판(10) 및 P형층(19)으로 이루어진 접합다이리스터가 부가되어 있다.
이 트라이액에 있어서, 전극(T2)이 정극성이고 게이트전극(G)이 부극성이 되는 Ⅱ모우드일 때에는 먼저 N형층(15), P형층(12), N형 기판(10) 및 P형층(19)으로 이루어진 보조다이리스터가 턴온되게 된다. 그후, 상기와 같이 게이트전위가 전극(T1)에 대해 정전위(正電位)로 되면, 이번에는 P형층(12)으로부터 N형층(21)으로 전류가 흐르게 되어 N형층(21), P형층(12), N형 기판(10) 및 P형층(19)으로 이루어진 상기 접합다이리스터가 온되기 시작한다. 그리고, 이 온전류가 배선(17)을 매개하여 P형층(11)에 게이트전류로서 공급되어, N형층(14), P형층(11), N형 기판(10) 및 P형층(19)으로 이루어진 주다이리스터가 턴온되게 된다.
이 경우 N형층(21), P형층(12), N형 기판(10) 및 P형층(19)으로 이루어진 상기 접합다이리스터는 N형층(14), P형층(11), N형 기판(10) 및 P형층(19)으로 이루어진 주다이리스터에 의해 증폭게이트기능을 달성할 수 있게 되어, 이때의 게이트감도는 제1도의 경우보다도 향상되게 된다. 여기서, 상기 Ⅱ모우드 이외의 동작은 제1도에 도시된 트라이액과 마찬가지이므로 그 설명은 생략한다. 한편, 제4도에 도시된 트라이액에서도 상기 제3도의 경우와 마찬가지로 P형층(12)을 P형층(11)과 일체화시켜 형성할 수도 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, dv/dt내량(耐量)등의 특성을 손상시키지 않고 게이트감도를 높일 수 있는 쌍방향제어정류반도체장치를 제공할 수가 있다.

Claims (3)

  1. 제1도전형의 제1도전층(10)과, 이 제1도전층(10)의 한쪽 표면상에 서로 분리되어 설치된 제2도전형의 제2도전층(11)과 제3도전층(12) 및 제4도전층(13), 상기 제2도전층(11)의 표면영역에 설치된 제1도전형의 제5도전층(14), 상기 제3도전층(12)의 표면영역에 설치된 제1도전형의 제6도전층(15), 상기 제4도전층(13)의 표면영역에 설치된 제1도전형의 제7도전층(16), 상기 제1도전층(10)의 다른쪽 표면상에 설치된 제2도전형의 제8도전층(19), 이 제8도전층(19)의 표면영역에 설치된 제1도전형의 제9도전층(20), 상기 제2도 전층(11) 및 제5도전층(14)의 표면상을 연속해서 덮도록 설치된 제1전극(T1), 상기 제4도전층(13) 및 제6도전층(15) 각각과 접속된 제2전극(G), 상기 제8도전층(19) 및 제9도전층(20)의 표면상을 연속해서 덮도록 설치된 제3전극(T2), 상기 제2도전층(11)과 제3도전층(12)의 표면을 접속하는 제1배선(17) 및, 상기 제2도전층(11)과 제7도전층(16)의 표면을 접속하는 제2배선(18)을 구비한 것을 특징으로 하는 쌍방향제어정류반도체장치.
  2. 제1항에 있어서, 상기 제2도전층(11)과 제3도전층(12)이 일체화되어 있는 것을 특징으로 하는 쌍방향제어정류반도체장치.
  3. 제1도전형의 제1도전층(10)과, 이 제1도전층(10)의 한쪽 표면상에 서로 분리되어 설치된 제2도전형의 제2도전층(11)과 제3도전층(12) 및 제4도전층(13), 상기 제2도전층(11)의 표면영역에 설치된 제1도전형의 제5도전층(14), 상기 제3도전층(12)의 표면영역에 설치된 제1도전형의 제6도전층(15), 상기 제4도전층(13)의 표면영역에 설치된 제1도전형의 제7도전층(16), 상기 제1도전층(10)의 다른쪽 표면상에 설치된 제2도전형의 제8도전층(19), 이 제8도전층(19)의 표면영역에 설치된 제1도전형의 제9도전층(20), 상기 제3도전층(12)의 표면영역에 상기 제6도전층(15)과 분리되어 설치된 제1도전형의 제10도전층(21), 상기 제2도전층(11) 및 제5도전층(14)의 표면상을 연속해서 덮도록 설치된 제1전극(T1), 상기 제4도전층(13) 및 제6도전층(15) 각각과 접속된 제2전극(G), 상기 제8도전층(19) 및 제9도전층(20)의 표면상을 연속해서 덮도록 설치된 제3전극(T2), 상기 제2도전층(11)과 제3도전층(12) 및 상기 제10도전층(21) 각각의 표면을 접속하는 제1배선(17) 및, 상기 제2도전층(11)과 제7도전층(16)의 표면을 접속하는 제2배선(18)을 구비한 것을 특징으로 하는 쌍방향제어정류반도체장치.
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