CN112768529A - 一种半导体器件制备方法 - Google Patents
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Abstract
本发明公开了一种半导体器件制备方法，通过先在与目标刻蚀层中预设间隔区域对应的位置处形成第一绝缘间隔物，再依次沉积第二绝缘介质层和第三绝缘介质层，其中，第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，第一方向为平行于衬底的方向；刻蚀去除第一材料区、第一绝缘间隔物和部分第二绝缘介质层，以第二材料区以及第二材料区下方的第二绝缘介质层形成掩模结构，基于该掩模结构对目标刻蚀层进行刻蚀，从而在目标刻蚀层中形成间隔排列的多鳍形阵列。该方法避免了形成间隔排列的鳍形结构后再基于光刻工艺定义预设间隔区域、去除预设间隔区域中的伪鳍形结构的步骤，有效提高了半导体器件的制备效率。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
在半导体器件的制备过程中，通常需要在半导体基底上形成间隔排列的多鳍形阵列。在现有的制备方法中，通常采用双图案化工艺形成多鳍形结构，首先在目标刻蚀层上形成至少一层绝缘材料层，在该绝缘材料层上形成图案化的牺牲层，并在该图案化后的牺牲层侧壁形成间隔物；再以该间隔物为掩模刻蚀该绝缘材料层，并在刻蚀后的该绝缘材料层侧壁形成间隔物，以该间隔物为掩模继续刻蚀，从而通过循环在刻蚀后的绝缘材料层侧壁形成间隔物、以间隔物为掩模进行刻蚀的步骤，在目标刻蚀层形成间隔排列的鳍形结构。最后，通过去除掉预设间隔区域中的伪鳍形结构形成间隔排列的多鳍形阵列。
现有的制备方法流程复杂且制备过程中多次引入了图案化工艺，不易形成精细化图案。
发明内容
本发明要解决的技术问题是：如何提高具有间隔排列的多鳍形阵列的半导体器件的制备效率。
为解决上述技术问题，本发明提供了一种半导体器件制备方法，其包括：
在目标刻蚀层上形成多个第一绝缘间隔物，所述目标刻蚀层包含预设间隔区域，所述第一绝缘间隔物形成在所述预设间隔区域上；
沉积第二绝缘介质层，所述第二绝缘介质层随形覆盖所述第一绝缘间隔物；
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向；
刻蚀去除所述第一材料区、所述第一绝缘间隔物和部分所述第二绝缘介质层，以所述第二材料区以及所述第二材料区下方的所述第二绝缘介质层形成掩模结构；
基于所述掩模结构对所述目标刻蚀层进行刻蚀，以在所述目标刻蚀层中形成间隔排列的多鳍形阵列。
在一些实施例中，在所述沉积第三绝缘介质层之后，所述方法还包括：
回刻蚀所述第三绝缘介质层，以显露位于所述第一绝缘间隔物上表面的所述第二绝缘介质层；
刻蚀位于所述第一绝缘间隔物上表面的所述第二绝缘介质层，以显露出所述第一绝缘间隔物的上表面。
在一些实施例中，所述沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向包括：
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层；
采用自组装工艺，在所述第三绝缘介质层中形成在所述第一方向上交替排列的第一材料区和第二材料区。
在一些实施例中，所述刻蚀去除所述第一材料区、所述第一绝缘间隔物和部分所述第二绝缘介质层，以所述第二材料区以及所述第二材料区下方的所述第二绝缘介质层形成掩模结构，包括：
蚀刻去除所述第一材料区；
同步刻蚀去除所述第一绝缘间隔物和部分所述第二绝缘介质层，以所述第二材料区以及所述第二材料区下方的所述第二绝缘介质层形成掩模结构。
本发明的另一方面，提供了一种半导体器件制备方法，其包括：
在目标刻蚀层上形成多个第一绝缘间隔物，所述目标刻蚀层包含预设间隔区域，所述第一绝缘间隔物形成在所述预设间隔区域上；
沉积第二绝缘介质层，所述第二绝缘介质层随形覆盖所述第一绝缘间隔物；
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向；
刻蚀去除所述第一材料区、所述第一绝缘间隔物和部分所述第二绝缘介质层，以位于所述第一绝缘间隔物侧壁的所述第二绝缘介质层、所述第二材料区以及所述第二材料区下方的所述第二绝缘介质层形成掩模结构；
基于所述掩模结构对所述目标刻蚀层进行刻蚀，以在所述目标刻蚀层中形成间隔排列的多鳍形阵列。
在一些实施例中，在所述沉积第三绝缘介质层之后，所述方法还包括：
回刻蚀所述第三绝缘介质层，以显露位于所述第一绝缘间隔物上表面的所述第二绝缘介质层；
刻蚀位于所述第一绝缘间隔物上表面的所述第二绝缘介质层，以显露出所述第一绝缘间隔物的上表面。
在一些实施例中，所述沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向包括：
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层；
采用自组装工艺，在所述第三绝缘介质层中形成在所述第一方向上交替排列的第一材料区和第二材料区。
本发明的另一方面，提供了一种半导体器件制备方法，其包括：
在目标刻蚀层上形成多个第一绝缘间隔物，所述目标刻蚀层包含预设间隔区域，所述第一绝缘间隔物形成在所述预设间隔区域上；
沉积第二绝缘介质层，所述第二绝缘介质层随形覆盖所述第一绝缘间隔物；
刻蚀去除位于所述目标刻蚀层上表面的所述第二绝缘介质层，以显露所述目标刻蚀层上表面；
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层和显露出的所述目标刻蚀层的上表面，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向；
刻蚀去除所述第一材料区和所述第一绝缘间隔物，以所述第二材料区和位于所述第一绝缘间隔物侧壁的所述第二绝缘介质层形成掩模结构；
基于所述掩模结构对所述目标刻蚀层进行刻蚀，以在所述目标刻蚀层中形成间隔排列的多鳍形阵列。
在一些实施例中，在所述沉积第三绝缘介质层之后，所述方法还包括：
回刻蚀所述第三绝缘介质层，以显露位于所述第一绝缘间隔物上表面的所述第二绝缘介质层；
刻蚀位于所述第一绝缘间隔物上表面的所述第二绝缘介质层，以显露出所述第一绝缘间隔物的上表面。
在一些实施例中，所述沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向包括：
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层；
采用自组装工艺，在所述第三绝缘介质层中形成在所述第一方向上交替排列的第一材料区和第二材料区。
本发明的另一方面，提供了一种半导体器件制备方法，其包括：
在目标刻蚀层上形成多个第一绝缘间隔物，所述目标刻蚀层包含预设间隔区域，所述第一绝缘间隔物形成在所述预设间隔区域上；
沉积第二绝缘介质层，所述第二绝缘介质层随形覆盖所述第一绝缘间隔物；
刻蚀去除位于所述目标刻蚀层上表面的所述第二绝缘介质层，以显露所述目标刻蚀层上表面；
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层和显露出的所述目标刻蚀层的上表面，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向；
刻蚀去除所述第一材料区、所述第一绝缘间隔物和所述第二绝缘介质层，以所述第二材料区形成掩模结构；
基于所述掩模结构对所述目标刻蚀层进行刻蚀，以在所述目标刻蚀层中形成间隔排列的多鳍形阵列。
在一些实施例中，在所述沉积第三绝缘介质层之后，所述方法还包括：
回刻蚀所述第三绝缘介质层，以显露位于所述第一绝缘间隔物上表面的所述第二绝缘介质层；
刻蚀位于所述第一绝缘间隔物上表面的所述第二绝缘介质层，以显露出所述第一绝缘间隔物的上表面。
在一些实施例中，所述沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向包括：
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层；
采用自组装工艺，在所述第三绝缘介质层中形成在所述第一方向上交替排列的第一材料区和第二材料区。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
应用本发明的半导体器件制备方法，通过先在与目标刻蚀层中预设间隔区域对应的位置处形成第一绝缘间隔物，再依次沉积第二绝缘介质层和第三绝缘介质层，其中，第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，第一方向平行于衬底的方向；刻蚀去除第一材料区、第一绝缘间隔物和部分第二绝缘介质层，以第二材料区以及第二材料区下方的第二绝缘介质层形成掩模结构，基于该掩模结构对目标刻蚀层进行刻蚀，从而在目标刻蚀层中形成间隔排列的多鳍形阵列。该方法避免了形成间隔排列的鳍形结构后再基于光刻工艺定义预设间隔区域、去除预设间隔区域中的伪鳍形结构的步骤，有效提高了半导体器件的制备效率。
附图说明
通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：
图1示出了采用双图案化工艺形成多鳍形结构各步骤对应的结构示意图；
图2示出了本发明实施例一提供的一种半导体器件制备方法流程示意图；
图3(1)至图3(8)示出了本发明实施例一提供的半导体器件制备方法各个步骤对应的剖面结构示意图；
图4示出了本发明实施例二提供的一种半导体器件制备方法流程示意图；
图5示出了本发明实施例提供的以位于第一绝缘间隔物侧壁的第二绝缘介质层、第二材料区以及第二材料区下方的第二绝缘介质层形成掩模结构的示意图；
图6示出了本发明实施例三提供的一种半导体器件制备方法流程示意图；
图7(1)至图7(9)示出了本发明实施例三提供的半导体器件制备方法各个步骤对应的剖面结构示意图；
图8示出了本发明实施例四提供的一种半导体器件制备方法流程示意图；
图9示出了本发明实施例提供的以第二材料区形成掩模结构的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本发明的实施方法，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。
在半导体器件的制备过程中，通常需要在半导体基底上形成间隔排列的多鳍形阵列。在现有的制备方法中，通常采用双图案化工艺形成多鳍形结构，首先在目标刻蚀层上形成至少一层绝缘材料层，在该绝缘材料层上形成图案化的牺牲层，并在该图案化后的牺牲层侧壁形成间隔物；再以该间隔物为掩模刻蚀该绝缘材料层，并在刻蚀后的该绝缘材料层侧壁形成间隔物，以该间隔物为掩模继续刻蚀，从而通过循环在刻蚀后的绝缘材料层侧壁形成间隔物、以间隔物为掩模进行刻蚀的步骤，在目标刻蚀层形成间隔排列的鳍形结构。最后，通过去除掉预设间隔区域中的伪鳍形结构形成间隔排列的多鳍形阵列。
作为一示例，参见图1所示，图1示出了采用双图案化工艺形成多鳍形结构各步骤对应的结构示意图。在目标刻蚀层11上形成有第一绝缘材料层12和第二绝缘材料层13，在第二绝缘材料层13上形成有图案化的牺牲层14，通过在该图案化后的牺牲层14侧壁形成第一间隔物15；再以该第一间隔物15为掩模刻蚀第二绝缘材料层13，并在刻蚀后的第二绝缘材料层13’侧壁形成第二间隔物16，以第二间隔物16为掩模刻蚀第一绝缘材料层12，并在刻蚀后的第一绝缘材料层12’侧壁形成第三间隔物17，以第三间隔物17为掩模刻蚀目标刻蚀层11，从而在目标刻蚀层11形成间隔排列的鳍形结构11’。最后，利用图案化的掩模结构，去除掉预设间隔区域中的伪鳍形结构形成间隔排列的多鳍形阵列。
现有的制备方法流程复杂且制备过程中多次引入了图案化工艺，不易形成精细化图案。
有鉴于此，本发明提供了一种半导体器件制备方法，通过先在与目标刻蚀层中预设间隔区域对应的位置处形成第一绝缘间隔物，再依次沉积第二绝缘介质层和第三绝缘介质层，其中，第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，第一方向为平行于衬底的方向；刻蚀去除第一材料区、第一绝缘间隔物和部分第二绝缘介质层，以第二材料区以及第二材料区下方的第二绝缘介质层形成掩模结构，基于该掩模结构对目标刻蚀层进行刻蚀，从而在目标刻蚀层中形成间隔排列的多鳍形阵列。该方法避免了形成间隔排列的鳍形结构后再基于光刻工艺定义预设间隔区域、去除预设间隔区域中的伪鳍形结构的步骤，有效提高了半导体器件的制备效率。
实施例一
参见图2所示，图2示出了本发明实施例一提供的一种半导体器件制备方法流程示意图，其包括：
步骤S201：在目标刻蚀层31上形成多个第一绝缘间隔物32，目标刻蚀层31包含预设间隔区域，第一绝缘间隔物32形成在预设间隔区域上。
步骤S202：沉积第二绝缘介质层33，第二绝缘介质层33随形覆盖第一绝缘间隔物32。
步骤S203：沉积第三绝缘介质层34，第三绝缘介质层34覆盖第二绝缘介质层33，第三绝缘介质层34包括在第一方向上交替排列的第一材料区341和第二材料区342，第一方向为平行于衬底30的方向。
步骤S204：刻蚀去除第一材料区341、第一绝缘间隔物32和部分第二绝缘介质层33，以第二材料区342以及第二材料区342下方的第二绝缘介质层33形成掩模结构。
步骤S205：基于掩模结构对目标刻蚀层31进行刻蚀，以在目标刻蚀层31中形成间隔排列的多鳍形阵列。
在本发明实施例中，步骤S201可以具体为，在目标刻蚀层31上沉积一层第一绝缘介质层，利用光刻工艺对第一绝缘介质层进行刻蚀以在预设间隔区域上形成第一绝缘间隔物32，其中，可以形成多个第一绝缘间隔物32，多个第一绝缘间隔物32可以在目标刻蚀层31上间隔设置，具体可参见图3(1)所示。
在一些实施例中，目标刻蚀层31可以为单晶硅、碳化硅、锗硅或绝缘体上硅等，也可以为其他合适的沟道材料。第一绝缘间隔物32可以为氮化硅或无定形碳等。
步骤S202可以具体为，采用化学气相沉积工艺或物理气相沉积工艺沉积第二绝缘介质层33，第二绝缘介质层33随形覆盖第一绝缘间隔物32，具体可参见图3(2)所示。
其中，第二绝缘介质层33可以选择和第一绝缘间隔物32相同或不同的材料。例如，第二绝缘介质层33可以为二氧化硅或氮化硅。
在步骤S203中可以采用常规的方法沉积第三绝缘介质层34，参见图3(3)所示；在一些实施例中，沉积第三绝缘介质层34之后还可以包括：
回刻蚀第三绝缘介质层34，以显露位于第一绝缘间隔物32上表面的第二绝缘介质层33；
刻蚀位于第一绝缘间隔物32上表面的第二绝缘介质层33，以显露出第一绝缘间隔物32的上表面。
在一些实施例中，可以采用干法刻蚀或湿法刻蚀工艺对第三绝缘介质层34进行刻蚀，以显露出位于第一绝缘间隔物32上表面的第二绝缘介质层33。在另一些实施例中，还可以采用干法刻蚀或湿法刻蚀工艺对第三绝缘介质层34进行刻蚀，显露出位于第一绝缘间隔物32上表面的第二绝缘介质层33以及部分覆盖在第一绝缘间隔物32侧壁上的第二绝缘介质层33，具体可参见图3(4)所示。
在一些实施例中，可以采用干法刻蚀或湿法刻蚀工艺去除掉位于第一绝缘间隔物32上表面的第二绝缘介质层33，显露出第一绝缘间隔物32的上表面，再结合化学机械研磨工艺使第一绝缘间隔物32、位于第一绝缘间隔物32侧壁的第二绝缘介质层33以及第三绝缘介质层34的上表面处于相同的水平高度，具体可参见图3(5)所示。
在本发明实施例中，可以采用自组装工艺在第三绝缘介质层34中形成在第一方向上交替排列的第一材料区341和第二材料区342，具体的可参见图3(6)所示，第三绝缘介质层34可以为嵌段共聚物，通过退火可以引发嵌段共聚物的自组装，形成在平行于衬底30方向上交替排列的第一材料区341和第二材料区342，第一材料区341和第二材料区342具有不同的抗刻蚀性，从而有利于对第三绝缘介质层34进行选择性刻蚀。
在其他实施例中，也可以选择合适的掩模图案对第三绝缘介质层34进行曝光，在第三绝缘介质层34中形成沿平行于衬底30方向排列的第一材料区341和第二材料区342，其中第一材料区341可以为曝光区域，第二材料区342可以未曝光区域。
步骤S204可以具体为：刻蚀去除第一材料区341；同步刻蚀去除第一绝缘间隔物32和部分第二绝缘介质层33，以第二材料区342以及第二材料区342下方的第二绝缘介质层33形成掩模结构，参见图3(7)所示，同步刻蚀去除第一绝缘间隔物32和部分第二绝缘介质层33可以更加节省工艺流程。
在步骤S205中，对刻蚀工艺没有特别的限定，在一些实施例中，可以利用湿法刻蚀工艺，基于掩模结构对目标刻蚀层31进行刻蚀，具体可参见图3(8)所示。从而可以一步形成间隔排列的多鳍形阵列，避免了在形成多鳍形阵列的同时也在预设间隔区域形成伪鳍形结构，还需进一步引入掩模，刻蚀去除预设间隔区域伪鳍形结构的步骤，有效提高了半导体器件的制备效率。
以上为本发明实施例提供的一种半导体器件制备方法，通过先在与目标刻蚀层31中预设间隔区域对应的位置处形成第一绝缘间隔物32，再依次沉积第二绝缘介质层33和第三绝缘介质层34，其中，第三绝缘介质层34包括在第一方向上交替排列的第一材料区341和第二材料区342，第一方向为平行于衬底30的方向；刻蚀去除第一材料区341、第一绝缘间隔物32和部分第二绝缘介质层33，以第二材料区342以及第二材料区342下方的第二绝缘介质层33形成掩模结构，基于该掩模结构对目标刻蚀层31进行刻蚀，从而在目标刻蚀层31中形成间隔排列的多鳍形阵列。该方法避免了形成间隔排列的鳍形结构后再基于光刻工艺定义预设间隔区域、去除预设间隔区域中的伪鳍形结构的步骤，有效提高了半导体器件的制备效率。
实施例二
参见图4所示，图4示出了本发明实施例二提供的一种半导体器件制备方法流程示意图，其包括：
步骤S401：在目标刻蚀层31上形成多个第一绝缘间隔物32，目标刻蚀层31包含预设间隔区域，第一绝缘间隔物32形成在预设间隔区域上。
步骤S402：沉积第二绝缘介质层33，第二绝缘介质层33随形覆盖第一绝缘间隔物32。
步骤S403：沉积第三绝缘介质层34，第三绝缘介质层34覆盖第二绝缘介质层33，第三绝缘介质层34包括在第一方向上交替排列的第一材料区341和第二材料区342，第一方向为平行于衬底30的方向。
步骤S404：刻蚀去除第一材料区341、第一绝缘间隔物32和部分第二绝缘介质层33，以位于第一绝缘间隔物32侧壁的第二绝缘介质层33、第二材料区342以及第二材料区342下方的第二绝缘介质层33形成掩模结构。
步骤S405：基于掩模结构对目标刻蚀层31进行刻蚀，以在目标刻蚀层31中形成间隔排列的多鳍形阵列。
在本发明实施例二中，步骤S401至步骤S403可以采取和步骤S201至步骤S203相同的方式执行，步骤S405可以采用和步骤S205相同的方式执行，为了简要起见在此不再赘述，具体可参见上述实施例一中的描述。
需要说明的是，第二绝缘介质层33可以选择和第一绝缘间隔物32不同的材料。在步骤S404中，可以先刻蚀去除第一材料区341，选择性的刻蚀去除第一绝缘间隔物32，再刻蚀部分第二绝缘介质层33，以位于第一绝缘间隔物32侧壁的第二绝缘介质层33、第二材料区342以及第二材料区342下方的第二绝缘介质层33形成掩模结构，具体可参见图5所示，图5示出了本发明实施例提供的以位于第一绝缘间隔物侧壁的第二绝缘介质层、第二材料区以及第二材料区下方的第二绝缘介质层形成掩模结构的示意图。通过以不同的方式形成掩模结构，可以满足对不同尺寸的预设间隔区域的需求。
以上为本发明实施例提供的一种半导体器件制备方法，通过先在与目标刻蚀层31中预设间隔区域对应的位置处形成第一绝缘间隔物32，再依次沉积第二绝缘介质层33和第三绝缘介质层34，其中，第三绝缘介质层34包括在第一方向上交替排列的第一材料区341和第二材料区342，第一方向为平行于衬底30的方向；刻蚀去除第一材料区341、第一绝缘间隔物32和部分第二绝缘介质层33，以位于第一绝缘间隔物32侧壁的第二绝缘介质层33、第二材料区342以及第二材料区342下方的第二绝缘介质层33形成掩模结构，基于该掩模结构对目标刻蚀层31进行刻蚀，从而在目标刻蚀层31中形成间隔排列的多鳍形阵列。该方法避免了形成间隔排列的鳍形结构后再基于光刻工艺定义预设间隔区域、去除预设间隔区域中的伪鳍形结构的步骤，有效提高了半导体器件的制备效率。
实施例三
参见图6所示，图6示出了本发明实施例三提供的一种半导体器件制备方法流程示意图，其包括：
步骤S601：在目标刻蚀层71上形成多个第一绝缘间隔物72，目标刻蚀层71包含预设间隔区域，第一绝缘间隔物72形成在预设间隔区域上。
步骤S602：沉积第二绝缘介质层73，第二绝缘介质层73随形覆盖第一绝缘间隔物72。
步骤S603：刻蚀去除位于目标刻蚀层71上表面的第二绝缘介质层73，以显露目标刻蚀层71上表面。
步骤S604：沉积第三绝缘介质层74，第三绝缘介质层74覆盖第二绝缘介质层73和显露出的目标刻蚀层71的上表面，第三绝缘介质层74包括在第一方向上交替排列的第一材料区741和第二材料区742，第一方向为平行于衬底70的方向。
步骤S605：刻蚀去除第一材料区741和第一绝缘间隔物72，以第二材料区742和位于第一绝缘间隔物72侧壁的第二绝缘介质层73形成掩模结构。
步骤S606：基于掩模结构对目标刻蚀层71进行刻蚀，以在目标刻蚀层71中形成间隔排列的多鳍形阵列。
在本发明实施例中，步骤S601可以具体为，在目标刻蚀层71上沉积一层第一绝缘介质层，利用光刻工艺对第一绝缘介质层进行刻蚀以在预设间隔区域上形成第一绝缘间隔物72，其中，可以形成多个第一绝缘间隔物72，多个第一绝缘间隔物72可以在目标刻蚀层71上间隔设置，具体可参见图7(1)所示。
在一些实施例中，目标刻蚀层71可以为单晶硅、碳化硅、锗硅或绝缘体上硅等，也可以为其他合适的沟道材料。第一绝缘间隔物72可以为氮化硅或无定形碳等。
步骤S602可以具体为，采用化学气相沉积、等离子体增强化学气相沉积、原子层沉积或物理气相沉积工艺沉积第二绝缘介质层73，第二绝缘介质层73随形覆盖第一绝缘间隔物72，具体可参见图7(2)所示。
其中，第二绝缘介质层73可以选择和第一绝缘间隔物72相同或不同的材料。在一些实施例中，第二绝缘介质层73可以选择和第一绝缘间隔物72具有不同抗刻蚀性的材料，例如，第二绝缘介质层73可以为二氧化硅。
步骤S603可以具体为，采用干法刻蚀或湿法刻蚀工艺，刻蚀去除位于目标刻蚀层71上表面的第二绝缘介质层73，以显露目标刻蚀层71上表面，具体可参见图7(3)所示。
在步骤S604中可以采用常规的方法沉积第三绝缘介质层74，参见图7(4)所示；在一些实施例中，沉积第三绝缘介质层74之后还可以包括：
回刻蚀第三绝缘介质层74，以显露位于第一绝缘间隔物72上表面的第二绝缘介质层73；
刻蚀位于第一绝缘间隔物72上表面的第二绝缘介质层73，以显露出第一绝缘间隔物72的上表面。
在一些实施例中，可以采用干法刻蚀或湿法刻蚀工艺对第三绝缘介质层74进行刻蚀，以显露出位于第一绝缘间隔物72上表面的第二绝缘介质层73。在另一些实施例中，还可以采用干法刻蚀或湿法刻蚀工艺对第三绝缘介质层74进行刻蚀，显露出位于第一绝缘间隔物72上表面的第二绝缘介质层73以及部分覆盖在第一绝缘间隔物72侧壁上的第二绝缘介质层73，具体可参见图7(5)所示。
在一些实施例中，可以采用干法刻蚀或湿法刻蚀工艺去除掉位于第一绝缘间隔物72上表面的第二绝缘介质层73，显露出第一绝缘间隔物72的上表面，再结合化学机械研磨工艺使第一绝缘间隔物72、位于第一绝缘间隔物72侧壁的第二绝缘介质层73以及第三绝缘介质层74的上表面处于相同的水平高度，具体可参见图7(6)所示。
在本发明实施例中，可以采用自组装工艺在第三绝缘介质层74中形成在第一方向上交替排列的第一材料区741和第二材料区742，具体的可参见图7(7)所示，第三绝缘介质层74可以为嵌段共聚物，通过退火可以引发嵌段共聚物的自组装，形成在平行于衬底70方向上交替排列的第一材料区741和第二材料区742，第一材料区741和第二材料区742具有不同的抗刻蚀性，从而有利于对第三绝缘介质层74进行选择性刻蚀。
在其他实施例中，也可以选择合适的掩模图案对第三绝缘介质层74进行曝光，在第三绝缘介质层74中形成沿平行于衬底70方向排列的第一材料区741和第二材料区742，其中第一材料区741可以为曝光区域，第二材料区742可以未曝光区域。
步骤S605可以具体为：可以先刻蚀去除第一材料区741，选择性的刻蚀去除第一绝缘间隔物72，以第二材料区742和位于第一绝缘间隔物72侧壁的第二绝缘介质层73形成掩模结构，具体可参见图7(8)所示。
在步骤S606中，对刻蚀工艺没有特别的限定，在一些实施例中，可以利用湿法刻蚀工艺，基于掩模结构对目标刻蚀层71进行刻蚀，具体可参见图7(9)所示。从而可以一步形成间隔排列的多鳍形阵列，避免了在形成多鳍形阵列的同时也在预设间隔区域形成伪鳍形结构，还需进一步引入掩模，刻蚀去除预设间隔区域伪鳍形结构的步骤，有效提高了半导体器件的制备效率。
以上为本发明实施例提供的一种半导体器件制备方法，通过先在与目标刻蚀层71中预设间隔区域对应的位置处形成第一绝缘间隔物72，再随形沉积第二绝缘介质层73，并刻蚀去除位于目标刻蚀层71上表面的第二绝缘介质层73，沉积覆盖第二绝缘介质层73和显露出的目标刻蚀层71上表面的第三绝缘介质层74，其中，第三绝缘介质层74包括在第一方向上交替排列的第一材料区741和第二材料区742，第一方向为平行于衬底70的方向；刻蚀去除第一材料区741和第一绝缘间隔物72，以第二材料区742和位于第一绝缘间隔物72侧壁的第二绝缘介质层73形成掩模结构，基于该掩模结构对目标刻蚀层71进行刻蚀，从而在目标刻蚀层71中形成间隔排列的多鳍形阵列。该方法避免了形成间隔排列的鳍形结构后再基于光刻工艺定义预设间隔区域、去除预设间隔区域中的伪鳍形结构的步骤，有效提高了半导体器件的制备效率。
实施例四
参见图8所示，图8示出了本发明实施例四提供的一种半导体器件制备方法流程示意图，其包括：
步骤S801：在目标刻蚀层71上形成多个第一绝缘间隔物72，目标刻蚀层71包含预设间隔区域，第一绝缘间隔物72形成在预设间隔区域上。
步骤S802：沉积第二绝缘介质层73，第二绝缘介质层73随形覆盖第一绝缘间隔物72。
步骤S803：刻蚀去除位于目标刻蚀层71上表面的第二绝缘介质层73，以显露目标刻蚀层71上表面。
步骤S804：沉积第三绝缘介质层74，第三绝缘介质层74覆盖第二绝缘介质层73和显露出的目标刻蚀层71的上表面，第三绝缘介质层74包括在第一方向上交替排列的第一材料区741和第二材料区742，第一方向为平行于衬底70的方向。
步骤S805：刻蚀去除第一材料区741、第一绝缘间隔物72和第二绝缘介质层73，以第二材料区742形成掩模结构。
步骤S806：基于掩模结构对目标刻蚀层71进行刻蚀，以在目标刻蚀层71中形成间隔排列的多鳍形阵列。
在本发明实施例四中，步骤S801至步骤S804可以采取和步骤S601至步骤S604相同的方式执行，步骤S806可以采用和步骤S606相同的方式执行，为了简要起见在此不再赘述，具体可参见上述实施例三中的描述。
需要说明的是，第二绝缘介质层73可以选择和第一绝缘间隔物72相同或不同的材料。在步骤S805中，可以先刻蚀去除第一材料区341；同步刻蚀去除第一绝缘间隔物72和第二绝缘介质层73，以第二材料区742形成掩模结构，具体可参见图9所示，图9示出了本发明实施例提供的以第二材料区形成掩模结构的示意图。通过以不同的方式形成掩模结构，可以满足对不同尺寸的预设间隔区域的需求。
以上为本发明实施例提供的一种半导体器件制备方法，通过先在与目标刻蚀层71中预设间隔区域对应的位置处形成第一绝缘间隔物72，再随形沉积第二绝缘介质层73，并刻蚀去除位于目标刻蚀层71上表面的第二绝缘介质层73，沉积覆盖第二绝缘介质层73和显露出的目标刻蚀层71上表面的第三绝缘介质层74，其中，第三绝缘介质层74包括在第一方向上交替排列的第一材料区741和第二材料区742，第一方向为平行于衬底70的方向；刻蚀去除第一材料区741、第一绝缘间隔物72和第二绝缘介质层73，以第二材料区742形成掩模结构，基于该掩模结构对目标刻蚀层71进行刻蚀，从而在目标刻蚀层71中形成间隔排列的多鳍形阵列。该方法避免了形成间隔排列的鳍形结构后再基于光刻工艺定义预设间隔区域、去除预设间隔区域中的伪鳍形结构的步骤，有效提高了半导体器件的制备效率。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (13)
1.一种半导体器件制备方法，其特征在于，包括：
在目标刻蚀层上形成多个第一绝缘间隔物，所述目标刻蚀层包含预设间隔区域，所述第一绝缘间隔物形成在所述预设间隔区域上；
沉积第二绝缘介质层，所述第二绝缘介质层随形覆盖所述第一绝缘间隔物；
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向；
刻蚀去除所述第一材料区、所述第一绝缘间隔物和部分所述第二绝缘介质层，以所述第二材料区以及所述第二材料区下方的所述第二绝缘介质层形成掩模结构；
基于所述掩模结构对所述目标刻蚀层进行刻蚀，以在所述目标刻蚀层中形成间隔排列的多鳍形阵列。
2.根据权利要求1所述的方法，其特征在于，在所述沉积第三绝缘介质层之后，所述方法还包括：
回刻蚀所述第三绝缘介质层，以显露位于所述第一绝缘间隔物上表面的所述第二绝缘介质层；
刻蚀位于所述第一绝缘间隔物上表面的所述第二绝缘介质层，以显露出所述第一绝缘间隔物的上表面。
3.根据权利要求2所述的方法，其特征在于，所述沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向包括：
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层；
采用自组装工艺，在所述第三绝缘介质层中形成在所述第一方向上交替排列的第一材料区和第二材料区。
4.根据权利要求3所述的方法，其特征在于，所述刻蚀去除所述第一材料区、所述第一绝缘间隔物和部分所述第二绝缘介质层，以所述第二材料区以及所述第二材料区下方的所述第二绝缘介质层形成掩模结构，包括：
蚀刻去除所述第一材料区；
同步刻蚀去除所述第一绝缘间隔物和部分所述第二绝缘介质层，以所述第二材料区以及所述第二材料区下方的所述第二绝缘介质层形成掩模结构。
5.一种半导体器件制备方法，其特征在于，包括：
在目标刻蚀层上形成多个第一绝缘间隔物，所述目标刻蚀层包含预设间隔区域，所述第一绝缘间隔物形成在所述预设间隔区域上；
沉积第二绝缘介质层，所述第二绝缘介质层随形覆盖所述第一绝缘间隔物；
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向；
刻蚀去除所述第一材料区、所述第一绝缘间隔物和部分所述第二绝缘介质层，以位于所述第一绝缘间隔物侧壁的所述第二绝缘介质层、所述第二材料区以及所述第二材料区下方的所述第二绝缘介质层形成掩模结构；
基于所述掩模结构对所述目标刻蚀层进行刻蚀，以在所述目标刻蚀层中形成间隔排列的多鳍形阵列。
6.根据权利要求5所述的方法，其特征在于，在所述沉积第三绝缘介质层之后，所述方法还包括：
回刻蚀所述第三绝缘介质层，以显露位于所述第一绝缘间隔物上表面的所述第二绝缘介质层；
刻蚀位于所述第一绝缘间隔物上表面的所述第二绝缘介质层，以显露出所述第一绝缘间隔物的上表面。
7.根据权利要求6所述的方法，其特征在于，所述沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向包括：
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层；
采用自组装工艺，在所述第三绝缘介质层中形成在所述第一方向上交替排列的第一材料区和第二材料区。
8.一种半导体器件制备方法，其特征在于，包括：
在目标刻蚀层上形成多个第一绝缘间隔物，所述目标刻蚀层包含预设间隔区域，所述第一绝缘间隔物形成在所述预设间隔区域上；
沉积第二绝缘介质层，所述第二绝缘介质层随形覆盖所述第一绝缘间隔物；
刻蚀去除位于所述目标刻蚀层上表面的所述第二绝缘介质层，以显露所述目标刻蚀层上表面；
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层和显露出的所述目标刻蚀层的上表面，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向；
刻蚀去除所述第一材料区和所述第一绝缘间隔物，以所述第二材料区和位于所述第一绝缘间隔物侧壁的所述第二绝缘介质层形成掩模结构；
基于所述掩模结构对所述目标刻蚀层进行刻蚀，以在所述目标刻蚀层中形成间隔排列的多鳍形阵列。
9.根据权利要求8所述的方法，其特征在于，在所述沉积第三绝缘介质层之后，所述方法还包括：
回刻蚀所述第三绝缘介质层，以显露位于所述第一绝缘间隔物上表面的所述第二绝缘介质层；
刻蚀位于所述第一绝缘间隔物上表面的所述第二绝缘介质层，以显露出所述第一绝缘间隔物的上表面。
10.根据权利要求9所述的方法，其特征在于，
所述沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向包括：
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层；
采用自组装工艺，在所述第三绝缘介质层中形成在所述第一方向上交替排列的第一材料区和第二材料区。
11.一种半导体器件制备方法，其特征在于，包括：
在目标刻蚀层上形成多个第一绝缘间隔物，所述目标刻蚀层包含预设间隔区域，所述第一绝缘间隔物形成在所述预设间隔区域上；
沉积第二绝缘介质层，所述第二绝缘介质层随形覆盖所述第一绝缘间隔物；
刻蚀去除位于所述目标刻蚀层上表面的所述第二绝缘介质层，以显露所述目标刻蚀层上表面；
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层和显露出的所述目标刻蚀层的上表面，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向；
刻蚀去除所述第一材料区、所述第一绝缘间隔物和所述第二绝缘介质层，以所述第二材料区形成掩模结构；
基于所述掩模结构对所述目标刻蚀层进行刻蚀，以在所述目标刻蚀层中形成间隔排列的多鳍形阵列。
12.根据权利要求11所述的方法，其特征在于，在所述沉积第三绝缘介质层之后，所述方法还包括：
回刻蚀所述第三绝缘介质层，以显露位于所述第一绝缘间隔物上表面的所述第二绝缘介质层；
刻蚀位于所述第一绝缘间隔物上表面的所述第二绝缘介质层，以显露出所述第一绝缘间隔物的上表面。
13.根据权利要求12所述的方法，其特征在于，
所述沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层，所述第三绝缘介质层包括在第一方向上交替排列的第一材料区和第二材料区，所述第一方向为平行于衬底的方向包括：
沉积第三绝缘介质层，所述第三绝缘介质层覆盖所述第二绝缘介质层；
采用自组装工艺，在所述第三绝缘介质层中形成在所述第一方向上交替排列的第一材料区和第二材料区。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113327985A (zh) * | 2021-05-27 | 2021-08-31 | 福建省晋华集成电路有限公司 | 一种半导体器件制备方法 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060131606A1 (en) * | 2004-12-18 | 2006-06-22 | Amberwave Systems Corporation | Lattice-mismatched semiconductor structures employing seed layers and related fabrication methods |
| CN102820230A (zh) * | 2011-06-10 | 2012-12-12 | 国际商业机器公司 | 后形成鳍的置换型金属栅极finfet |
| CN103839785A (zh) * | 2012-11-27 | 2014-06-04 | 国际商业机器公司 | 形成构图结构的方法 |
| CN104124174A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN104995715A (zh) * | 2013-02-14 | 2015-10-21 | Asml荷兰有限公司 | 用于通过嵌段共聚物的自组装在衬底上提供间隔的光刻特征的方法 |
| US20160071845A1 (en) * | 2014-09-04 | 2016-03-10 | Globalfoundries Inc. | Directed self-assembly material growth mask for forming vertical nanowires |
| CN105826193A (zh) * | 2015-01-07 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| US9899372B1 (en) * | 2016-10-31 | 2018-02-20 | International Business Machines Corporation | Forming on-chip metal-insulator-semiconductor capacitor |
| CN109698238A (zh) * | 2017-10-23 | 2019-04-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN110993566A (zh) * | 2019-12-11 | 2020-04-10 | 成都工业学院 | 一种定向自组装和掩膜调控制备半导体纳米结构的方法 |
| CN111199880A (zh) * | 2018-11-16 | 2020-05-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和半导体器件 |
| CN112185890A (zh) * | 2020-09-29 | 2021-01-05 | 福建省晋华集成电路有限公司 | 一种半导体器件制备方法以及半导体器件 |
-
2021
- 2021-01-28 CN CN202110121301.XA patent/CN112768529B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060131606A1 (en) * | 2004-12-18 | 2006-06-22 | Amberwave Systems Corporation | Lattice-mismatched semiconductor structures employing seed layers and related fabrication methods |
| CN102820230A (zh) * | 2011-06-10 | 2012-12-12 | 国际商业机器公司 | 后形成鳍的置换型金属栅极finfet |
| CN103839785A (zh) * | 2012-11-27 | 2014-06-04 | 国际商业机器公司 | 形成构图结构的方法 |
| CN104995715A (zh) * | 2013-02-14 | 2015-10-21 | Asml荷兰有限公司 | 用于通过嵌段共聚物的自组装在衬底上提供间隔的光刻特征的方法 |
| CN104124174A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US20160071845A1 (en) * | 2014-09-04 | 2016-03-10 | Globalfoundries Inc. | Directed self-assembly material growth mask for forming vertical nanowires |
| CN105826193A (zh) * | 2015-01-07 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| US9899372B1 (en) * | 2016-10-31 | 2018-02-20 | International Business Machines Corporation | Forming on-chip metal-insulator-semiconductor capacitor |
| CN109698238A (zh) * | 2017-10-23 | 2019-04-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN111199880A (zh) * | 2018-11-16 | 2020-05-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和半导体器件 |
| CN110993566A (zh) * | 2019-12-11 | 2020-04-10 | 成都工业学院 | 一种定向自组装和掩膜调控制备半导体纳米结构的方法 |
| CN112185890A (zh) * | 2020-09-29 | 2021-01-05 | 福建省晋华集成电路有限公司 | 一种半导体器件制备方法以及半导体器件 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113327985A (zh) * | 2021-05-27 | 2021-08-31 | 福建省晋华集成电路有限公司 | 一种半导体器件制备方法 |
Also Published As
| Publication number | Publication date |
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