JP3076243B2 - 半導体装置および該半導体装置の製造方法 - Google Patents
半導体装置および該半導体装置の製造方法Info
- Publication number
- JP3076243B2 JP3076243B2 JP08131977A JP13197796A JP3076243B2 JP 3076243 B2 JP3076243 B2 JP 3076243B2 JP 08131977 A JP08131977 A JP 08131977A JP 13197796 A JP13197796 A JP 13197796A JP 3076243 B2 JP3076243 B2 JP 3076243B2
- Authority
- JP
- Japan
- Prior art keywords
- alloy
- silicide
- semiconductor device
- polysilicon
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体装置の高耐熱シリサイド
プロセスに関する。
の製造方法に関し、特に半導体装置の高耐熱シリサイド
プロセスに関する。
【０００２】
【従来の技術】従来、Ｔｉ系シリサイド形成プロセスで
は、素子分離領域、ゲート酸化膜およびポリシリコンゲ
ートを形成した後に、ポリシリコンゲートの側壁にサイ
ドウォール絶縁膜を形成し、拡散層のＳｉおよびポリシ
リコンゲートのＳｉのみが表面に出ている状態におい
て、拡散層のＳｉとポリシリコン電極の表面付近をアモ
ルファス化するためにＡｓ注入を行う。
は、素子分離領域、ゲート酸化膜およびポリシリコンゲ
ートを形成した後に、ポリシリコンゲートの側壁にサイ
ドウォール絶縁膜を形成し、拡散層のＳｉおよびポリシ
リコンゲートのＳｉのみが表面に出ている状態におい
て、拡散層のＳｉとポリシリコン電極の表面付近をアモ
ルファス化するためにＡｓ注入を行う。
【０００３】その後、純Ｔｉを３００℃以上の高温でス
パッタ成膜し、ランプアニールで熱処理することによっ
て、拡散層上およびポリシリコンゲート上のみにＴｉシ
リサイド（以下、ＴｉＳｉ2 と記述する）を形成してい
た。そして、サイドウォール絶縁膜上および素子分離領
域のシリコン酸化膜上のシリサイド化されていない部分
をウェットエッチングによって選択的に除去していた。
さらに、ＴｉＳｉ2 を低抵抗にして、かつ安定した結晶
構造のＣ54にするために、再度ランプアニールを行って
半導体装置を形成していた。
パッタ成膜し、ランプアニールで熱処理することによっ
て、拡散層上およびポリシリコンゲート上のみにＴｉシ
リサイド（以下、ＴｉＳｉ2 と記述する）を形成してい
た。そして、サイドウォール絶縁膜上および素子分離領
域のシリコン酸化膜上のシリサイド化されていない部分
をウェットエッチングによって選択的に除去していた。
さらに、ＴｉＳｉ2 を低抵抗にして、かつ安定した結晶
構造のＣ54にするために、再度ランプアニールを行って
半導体装置を形成していた。
【０００４】
【発明が解決しようとする課題】上述した従来のプロセ
スにおいては、デバイスの微細化に伴って拡散層の接合
が浅くなり、拡散層上のＴｉＳｉ2 を５０ｎｍ以下にし
なければならない。また、横方向の寸法の縮小によって
拡散層幅が狭まるとともにゲート幅も狭まると、ＴｉＳ
ｉ2 はＳｉ上において膜としてよりも凝集する方が表面
エネルギーを小さくすることができるので、拡散層上や
ゲート上で凝集する。これによって、ＴｉＳｉ2 の部分
とＳｉの部分がまだらになって、抵抗値の上昇および抵
抗ばらつきの増加を引き起こす。さらに、薄膜シリサイ
ドは耐熱性が低く温度の上昇によって凝集しやすいの
で、その後のプロセスにおいて７５０℃以上で熱処理を
行うと凝集を起こし、特に細線では抵抗値が大幅に上昇
するとともに抵抗ばらつきが増加する。
スにおいては、デバイスの微細化に伴って拡散層の接合
が浅くなり、拡散層上のＴｉＳｉ2 を５０ｎｍ以下にし
なければならない。また、横方向の寸法の縮小によって
拡散層幅が狭まるとともにゲート幅も狭まると、ＴｉＳ
ｉ2 はＳｉ上において膜としてよりも凝集する方が表面
エネルギーを小さくすることができるので、拡散層上や
ゲート上で凝集する。これによって、ＴｉＳｉ2 の部分
とＳｉの部分がまだらになって、抵抗値の上昇および抵
抗ばらつきの増加を引き起こす。さらに、薄膜シリサイ
ドは耐熱性が低く温度の上昇によって凝集しやすいの
で、その後のプロセスにおいて７５０℃以上で熱処理を
行うと凝集を起こし、特に細線では抵抗値が大幅に上昇
するとともに抵抗ばらつきが増加する。
【０００５】現状のＣＭＯＳプロセスでは、ＴｉＳｉ2
を形成した後に７５０℃以上のプロセスを行うことが必
要な場合があり、また、他のデバイスにシリサイドプロ
セスを適用する場合にも、ＴｉＳｉ2 の耐熱性が７５０
℃未満と低いので、ＴｉＳｉ 2 の適用範囲が大幅に狭め
られている。
を形成した後に７５０℃以上のプロセスを行うことが必
要な場合があり、また、他のデバイスにシリサイドプロ
セスを適用する場合にも、ＴｉＳｉ2 の耐熱性が７５０
℃未満と低いので、ＴｉＳｉ 2 の適用範囲が大幅に狭め
られている。
【０００６】このような点に鑑み本発明は、耐熱性の高
いＴｉ合金シリサイドを安定して形成することが可能な
半導体装置の製造方法を提供することを目的とする。
いＴｉ合金シリサイドを安定して形成することが可能な
半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
シリコンおよびポリシリコンのうちの少なくとも一方の
表面に、Ｔｉシリサイドよりも耐熱性の高いＴｉ合金シ
リサイドを有し、前記Ｔｉ合金シリサイドに用いるＴｉ
合金が、ＴｉＭｏ、ＴｉＴａまたはＴｉＶのうちのいず
れか１つである半導体装置であって、前記Ｔｉ合金のそ
れぞれにおけるＴｉ中の不純物原子濃度が、それぞれ
０．１≦Ｍｏ濃度≦１０、０．１≦Ｔａ濃度≦５または
０．１≦Ｖ濃度≦３である。
シリコンおよびポリシリコンのうちの少なくとも一方の
表面に、Ｔｉシリサイドよりも耐熱性の高いＴｉ合金シ
リサイドを有し、前記Ｔｉ合金シリサイドに用いるＴｉ
合金が、ＴｉＭｏ、ＴｉＴａまたはＴｉＶのうちのいず
れか１つである半導体装置であって、前記Ｔｉ合金のそ
れぞれにおけるＴｉ中の不純物原子濃度が、それぞれ
０．１≦Ｍｏ濃度≦１０、０．１≦Ｔａ濃度≦５または
０．１≦Ｖ濃度≦３である。
【０００８】
【０００９】また、本発明の半導体装置の製造方法は、
酸化膜、シリコンおよびポリシリコンの表面の全体にＴ
ｉＭｏ、ＴｉＴａまたはＴｉＶのうちのいずれか１つの
Ｔｉ合金を形成して、前記シリコン上および前記ポリシ
リコン上のみにシリサイド反応を起こす半導体装置の製
造方法において、第１のガスおよび第２のガスを導入し
て化学気相法で前記Ｔｉ合金を成膜する第１の工程と、
ランプアニールによって前記シリコン上および前記ポリ
シリコン上の前記Ｔｉ合金にシリサイド反応を起こして
前記ＴｉＭｏ、ＴｉＴａまたはＴｉＶのうちのいずれか
１つにＴｉ合金シリサイドを形成する第２の工程と、前
記酸化膜上のシリサイド化されていない部分をウェット
エッチングによって除去し、前記Ｔｉ合金シリサイドを
前記シリコン上および前記ポリシリコン上のみに形成す
る第３の工程とを有することを特徴とする。
酸化膜、シリコンおよびポリシリコンの表面の全体にＴ
ｉＭｏ、ＴｉＴａまたはＴｉＶのうちのいずれか１つの
Ｔｉ合金を形成して、前記シリコン上および前記ポリシ
リコン上のみにシリサイド反応を起こす半導体装置の製
造方法において、第１のガスおよび第２のガスを導入し
て化学気相法で前記Ｔｉ合金を成膜する第１の工程と、
ランプアニールによって前記シリコン上および前記ポリ
シリコン上の前記Ｔｉ合金にシリサイド反応を起こして
前記ＴｉＭｏ、ＴｉＴａまたはＴｉＶのうちのいずれか
１つにＴｉ合金シリサイドを形成する第２の工程と、前
記酸化膜上のシリサイド化されていない部分をウェット
エッチングによって除去し、前記Ｔｉ合金シリサイドを
前記シリコン上および前記ポリシリコン上のみに形成す
る第３の工程とを有することを特徴とする。
【００１０】
【００１１】さらに、化学気相法で不純物を成長する際
には、第１のガスを導入して化学気相法でＴｉ薄膜を成
膜した後に、第２のガスを導入して化学気相法でＴｉ合
金を成膜することによって、シリコン上およびポリシリ
コン上の自然酸化膜をＴｉ薄膜によって還元し、Ｔｉ合
金のシリサイド反応を助長する方法がある。上記の半導
体装置の製造方法において、前記Ｔｉ合金として、Ｔｉ
Ｍｏ、ＴｉＴａまたはＴｉＶのうちのいずれか１つを用
いる。具体的には、前記Ｔｉ合金のそれぞれにおけるＴ
ｉ中の不純物原子濃度を、それぞれ０．１≦Ｍｏ濃度≦
１０、０．１≦Ｔａ濃度≦５または０．１≦Ｖ濃度≦３
とする。
には、第１のガスを導入して化学気相法でＴｉ薄膜を成
膜した後に、第２のガスを導入して化学気相法でＴｉ合
金を成膜することによって、シリコン上およびポリシリ
コン上の自然酸化膜をＴｉ薄膜によって還元し、Ｔｉ合
金のシリサイド反応を助長する方法がある。上記の半導
体装置の製造方法において、前記Ｔｉ合金として、Ｔｉ
Ｍｏ、ＴｉＴａまたはＴｉＶのうちのいずれか１つを用
いる。具体的には、前記Ｔｉ合金のそれぞれにおけるＴ
ｉ中の不純物原子濃度を、それぞれ０．１≦Ｍｏ濃度≦
１０、０．１≦Ｔａ濃度≦５または０．１≦Ｖ濃度≦３
とする。
【００１２】
【発明の実施の形態】ＴｉＳｉ2 は、シリサイドの中で
は比抵抗がもっとも低い。しかし、上述のようにＴｉＳ
ｉ2 は耐熱性が低い。したがって、なるべく抵抗値を上
昇させることなく耐熱性を向上させるためには、Ｔｉを
ベースとしたＴｉと高融点金属との合金を純Ｔｉの代わ
りに用いれば、抵抗値を抑えて耐熱性も向上させること
ができる。
は比抵抗がもっとも低い。しかし、上述のようにＴｉＳ
ｉ2 は耐熱性が低い。したがって、なるべく抵抗値を上
昇させることなく耐熱性を向上させるためには、Ｔｉを
ベースとしたＴｉと高融点金属との合金を純Ｔｉの代わ
りに用いれば、抵抗値を抑えて耐熱性も向上させること
ができる。
【００１３】Ｔｉに加える高融点金属としてのＭｏ、Ｔ
ａおよびＶは、材料の融点が、それぞれ約２６００℃、
３０００℃以上、約１９００℃である。これらの温度
は、純Ｔｉの融点（１６６８℃）またはＴｉＳｉ２ の
融点（１５４０℃）に比べて充分高い。
ａおよびＶは、材料の融点が、それぞれ約２６００℃、
３０００℃以上、約１９００℃である。これらの温度
は、純Ｔｉの融点（１６６８℃）またはＴｉＳｉ２ の
融点（１５４０℃）に比べて充分高い。
【００１４】Ｔｉを合金化して融点が上昇することによ
って、文献「Ｓｉ［００１］上のエピタキシャルＣｏＳ
ｉ2 の抵抗と構造安定性」（Journal Applied Physics,
Vol.72, p.1864 (1992)）で示されるように、シリサイ
ドの熱による拡散で、ＴｉＳｉ2 が粒界からくびれて凝
集にいたる過程で、ＴｉやＴｉＳｉ2 よりも融点の高い
上述の高融点不純物が粒界におけるＴｉやＳｉの拡散を
抑制するので、耐熱性効果なる作用が出てくる。
って、文献「Ｓｉ［００１］上のエピタキシャルＣｏＳ
ｉ2 の抵抗と構造安定性」（Journal Applied Physics,
Vol.72, p.1864 (1992)）で示されるように、シリサイ
ドの熱による拡散で、ＴｉＳｉ2 が粒界からくびれて凝
集にいたる過程で、ＴｉやＴｉＳｉ2 よりも融点の高い
上述の高融点不純物が粒界におけるＴｉやＳｉの拡散を
抑制するので、耐熱性効果なる作用が出てくる。
【００１５】これらの高融点不純物の上述した濃度にお
いては、Ｔｉ合金は固溶しているので抵抗値の上昇は激
しくなく、かつＴｉＳｉ２ と不純物のシリサイドとの
２相のシリサイド混合状態となることなく、Ｔｉx Ｘy
Ｓｉz （Ｘ＝Ｍｏ，Ｔａ，Ｖ）となり、安定した反応を
示す。
いては、Ｔｉ合金は固溶しているので抵抗値の上昇は激
しくなく、かつＴｉＳｉ２ と不純物のシリサイドとの
２相のシリサイド混合状態となることなく、Ｔｉx Ｘy
Ｓｉz （Ｘ＝Ｍｏ，Ｔａ，Ｖ）となり、安定した反応を
示す。
【００１６】ＴｉＭｏ、ＴｉＴａまたはＴｉＶのＴｉ合
金におけるＴｉ中の不純物原子濃度を、それぞれ０．１
≦Ｍｏ濃度≦１０、０．１≦Ｔａ濃度≦５または０．１
≦Ｖ濃度≦３とすることによって、耐熱性の高いＴｉ合
金シリサイドを安定して形成することができる。その理
由は、それぞれの濃度が上述の最小値よりも小さけれ
ば、Ｔｉの融点と、Ｔｉ合金の融点とに差がなくなって
しまい、耐熱性が低くなるからである。また、それぞれ
の濃度が上述の最大値よりも大きければ、シリサイドの
抵抗値が高くなるからである。
金におけるＴｉ中の不純物原子濃度を、それぞれ０．１
≦Ｍｏ濃度≦１０、０．１≦Ｔａ濃度≦５または０．１
≦Ｖ濃度≦３とすることによって、耐熱性の高いＴｉ合
金シリサイドを安定して形成することができる。その理
由は、それぞれの濃度が上述の最小値よりも小さけれ
ば、Ｔｉの融点と、Ｔｉ合金の融点とに差がなくなって
しまい、耐熱性が低くなるからである。また、それぞれ
の濃度が上述の最大値よりも大きければ、シリサイドの
抵抗値が高くなるからである。
【００１７】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１８】［第１の実施例］図１は、本発明の第１の
実施例における半導体装置の製造工程を示す断面図であ
り、耐熱性合金としてＴｉＴａを用いる例を示してい
る。
実施例における半導体装置の製造工程を示す断面図であ
り、耐熱性合金としてＴｉＴａを用いる例を示してい
る。
【００１９】図１（ａ）に示すように、Ｓｉ基板１に素
子分離領域２を形成して、ゲート酸化膜４を成膜する。
ゲート酸化膜４上にポリシリコンゲート５を形成した
後、高温酸化膜成長によってポリシリコンゲート５の側
壁にサイドウォール酸化膜４１を形成する。拡散層３を
形成するとともにポリシリコンゲート５にもイオン注入
およびアニールを行い、ｎ型トランジスタまたはｐ型ト
ランジスタを形成する。その後、拡散層３およびポリシ
リコンゲート５がシリコンとして表面に出ている状態
で、拡散層３上およびポリシリコンゲート５上にＡｓを
イオン注入してアモルファス層３１を形成し、シリサイ
ド反応を活性にする。
子分離領域２を形成して、ゲート酸化膜４を成膜する。
ゲート酸化膜４上にポリシリコンゲート５を形成した
後、高温酸化膜成長によってポリシリコンゲート５の側
壁にサイドウォール酸化膜４１を形成する。拡散層３を
形成するとともにポリシリコンゲート５にもイオン注入
およびアニールを行い、ｎ型トランジスタまたはｐ型ト
ランジスタを形成する。その後、拡散層３およびポリシ
リコンゲート５がシリコンとして表面に出ている状態
で、拡散層３上およびポリシリコンゲート５上にＡｓを
イオン注入してアモルファス層３１を形成し、シリサイ
ド反応を活性にする。
【００２０】図１（ｂ）に示すように、基板温度を４５
０℃に設定して、Ｔｉ合金６を３００Åスパッタ成膜す
る。第１の実施例においては、Ｔｉ合金６としてＴｉＴ
ａ0. 5 を用いている。
０℃に設定して、Ｔｉ合金６を３００Åスパッタ成膜す
る。第１の実施例においては、Ｔｉ合金６としてＴｉＴ
ａ0. 5 を用いている。
【００２１】図１（ｃ）に示すように、ランプアニール
によって窒素雰囲気中で６９０℃、３０秒間アニールを
行って、拡散層３上およびポリシリコンゲート５上のＴ
ｉ合金６ににシリサイド反応を起こして、Ｔｉ合金シリ
サイド６１であるＴｉＴａＳｉ2 を形成する。
によって窒素雰囲気中で６９０℃、３０秒間アニールを
行って、拡散層３上およびポリシリコンゲート５上のＴ
ｉ合金６ににシリサイド反応を起こして、Ｔｉ合金シリ
サイド６１であるＴｉＴａＳｉ2 を形成する。
【００２２】次に、サイドウォール酸化膜４１上および
素子分離領域２のシリコン酸化膜上のシリサイド化され
ていないＴｉＴａ合金およびＴｉＴａＮ合金をアンモニ
ア過酸化水素水を用いてウェットエッチングによって除
去し、選択的に拡散層３上およびポリシリコンゲート５
上のみにＴｉ合金シリサイド６１である高耐熱のＴｉＴ
ａＳｉ2 を残す。
素子分離領域２のシリコン酸化膜上のシリサイド化され
ていないＴｉＴａ合金およびＴｉＴａＮ合金をアンモニ
ア過酸化水素水を用いてウェットエッチングによって除
去し、選択的に拡散層３上およびポリシリコンゲート５
上のみにＴｉ合金シリサイド６１である高耐熱のＴｉＴ
ａＳｉ2 を残す。
【００２３】その後、８４０℃で１０秒間アニールを行
って、拡散層３上およびポリシリコンゲート５上のＴｉ
合金シリサイド６１を低抵抗で安定したものとする。
って、拡散層３上およびポリシリコンゲート５上のＴｉ
合金シリサイド６１を低抵抗で安定したものとする。
【００２４】使用するＴｉ合金はＴｉＴａに限らず、上
述したＴｉＭｏまたはＴｉＶのうちのどの合金でもよ
い。また、低抵抗化のための最後のランプアニールは、
不純物濃度量によっては省略することができる場合もあ
る。
述したＴｉＭｏまたはＴｉＶのうちのどの合金でもよ
い。また、低抵抗化のための最後のランプアニールは、
不純物濃度量によっては省略することができる場合もあ
る。
【００２５】［第２の実施例］図２は、本発明の第２の
実施例における半導体装置の製造工程を示す断面図であ
り、耐熱性合金としてＴｉＴａを用いる例を示してい
る。
実施例における半導体装置の製造工程を示す断面図であ
り、耐熱性合金としてＴｉＴａを用いる例を示してい
る。
【００２６】図２（ａ）に示すように、第１の実施例と
同様にして、Ｓｉ基板１上にｎ型トランジスタまたはｐ
型トランジスタを形成し、シリサイド反応を促進するた
めにアモルファス化注入を行ってアモルファス層３１を
形成する。
同様にして、Ｓｉ基板１上にｎ型トランジスタまたはｐ
型トランジスタを形成し、シリサイド反応を促進するた
めにアモルファス化注入を行ってアモルファス層３１を
形成する。
【００２７】図２（ｂ）に示すように、図２（ａ）の工
程を終了した後のＳｉ基板１をＣＶＤ装置（不図示）に
セットして、基板温度を６００℃に設定する。
程を終了した後のＳｉ基板１をＣＶＤ装置（不図示）に
セットして、基板温度を６００℃に設定する。
【００２８】ＴｉＣｌ4 ガスとＴａＣｌ4 ガスとを同時
に導入して、ＣＶＤ法でＴｉＴａの合金薄膜（不図示）
を形成する。
に導入して、ＣＶＤ法でＴｉＴａの合金薄膜（不図示）
を形成する。
【００２９】このとき、ＴｉＣｌ4 ガスとＴａＣｌ4 ガ
スとを同時に導入するのではなく、以下の方法で導入す
ることもできる。
スとを同時に導入するのではなく、以下の方法で導入す
ることもできる。
【００３０】初めに、ＴｉＣｌ4 ガスをＣＶＤ装置に導
入する。このときのガス圧は５ｍｍＴｏｒｒとする。Ｔ
ｉＣｌ4 ガスのみに約１０秒間晒してＴｉ薄膜（不図
示）を形成する。ＴｉＣｌ4 のみのガス照射によって、
拡散層３上およびポリシリコンゲート５上に形成されて
いる自然酸化膜をＴｉ薄膜によって還元し、Ｔｉ合金６
のシリサイド反応を起こしやすくする。
入する。このときのガス圧は５ｍｍＴｏｒｒとする。Ｔ
ｉＣｌ4 ガスのみに約１０秒間晒してＴｉ薄膜（不図
示）を形成する。ＴｉＣｌ4 のみのガス照射によって、
拡散層３上およびポリシリコンゲート５上に形成されて
いる自然酸化膜をＴｉ薄膜によって還元し、Ｔｉ合金６
のシリサイド反応を起こしやすくする。
【００３１】次に、ＴａＣｌ4 ガスを加えて、全体のガ
ス圧を１０ｍｍＴｏｒｒとし、ＴｉＣｌ4 とＴａＣｌ4
とのガス圧比を１００：１となるように設定する。Ｔａ
Ｃｌ 4 を加えることによって、Ｔｉ合金６であるＴｉＴ
ａを成膜する。このとき、ＴｉＣｌ4 とＴａＣｌ4 との
ガス圧比を調整することによって、Ｔｉ合金６であるＴ
ｉＴａのＴａ量を制御することができる。
ス圧を１０ｍｍＴｏｒｒとし、ＴｉＣｌ4 とＴａＣｌ4
とのガス圧比を１００：１となるように設定する。Ｔａ
Ｃｌ 4 を加えることによって、Ｔｉ合金６であるＴｉＴ
ａを成膜する。このとき、ＴｉＣｌ4 とＴａＣｌ4 との
ガス圧比を調整することによって、Ｔｉ合金６であるＴ
ｉＴａのＴａ量を制御することができる。
【００３２】このようにして、Ｔｉ合金６であるＴｉＴ
ａを３００Å成長する。
ａを３００Å成長する。
【００３３】図２（ｃ）に示すように、窒素中のランプ
アニールによって、６９０℃で３０秒間アニールを行っ
て、拡散層３上およびポリシリコンゲート５上のみにＴ
ｉ合金シリサイド６１であるＴｉＴａＳｉ2 を形成す
る。このとき、Ｔｉ合金シリサイド６１およびシリサイ
ド化されていないＴｉ合金６３の表面の全体が、Ｔｉ合
金の窒化膜で覆われて２層になっている。
アニールによって、６９０℃で３０秒間アニールを行っ
て、拡散層３上およびポリシリコンゲート５上のみにＴ
ｉ合金シリサイド６１であるＴｉＴａＳｉ2 を形成す
る。このとき、Ｔｉ合金シリサイド６１およびシリサイ
ド化されていないＴｉ合金６３の表面の全体が、Ｔｉ合
金の窒化膜で覆われて２層になっている。
【００３４】図２（ｄ）に示すように、サイドウォール
酸化膜４１上および素子分離領域２のシリコン酸化膜上
のシリサイド化されていないＴｉ合金６３をウェットエ
ッチングによって除去し、選択的に拡散層３上およびポ
リシリコンゲート５上のみにＴｉ合金シリサイド６１で
ある高耐熱のＴｉＴａＳｉ2 を残す。
酸化膜４１上および素子分離領域２のシリコン酸化膜上
のシリサイド化されていないＴｉ合金６３をウェットエ
ッチングによって除去し、選択的に拡散層３上およびポ
リシリコンゲート５上のみにＴｉ合金シリサイド６１で
ある高耐熱のＴｉＴａＳｉ2 を残す。
【００３５】その後、８４０℃で１０秒間アニールを行
って、拡散層３上およびポリシリコンゲート５上のＴｉ
合金シリサイド６１を低抵抗で安定したものとする。
って、拡散層３上およびポリシリコンゲート５上のＴｉ
合金シリサイド６１を低抵抗で安定したものとする。
【００３６】ＴａＣｌ4 ガスの代わりに他のＴａ化合物
のガスを用いることもできる。また、Ｖ化合物、Ｃ化合
物、Ｍｏ化合物のガスを用いてガス圧比を制御すれば、
他のＴｉ合金を成膜することができる。
のガスを用いることもできる。また、Ｖ化合物、Ｃ化合
物、Ｍｏ化合物のガスを用いてガス圧比を制御すれば、
他のＴｉ合金を成膜することができる。
【００３７】
【発明の効果】以上説明したように本発明は、耐熱性の
高いＴｉ合金シリサイドを安定して形成することがで
き、抵抗値の上昇を防ぐことができるという効果を有す
る。このように、Ｔｉシリサイドの代わりにＴｉ合金シ
リサイドを形成することによって、従来は制約されてい
た温度条件のマージンを大きく設定することができるの
で、シリサイドのデバイスプロセスへの応用範囲が広が
る上、プロセスマージンを大きく設定して、歩留まりの
向上を行うことができるという効果を有する。
高いＴｉ合金シリサイドを安定して形成することがで
き、抵抗値の上昇を防ぐことができるという効果を有す
る。このように、Ｔｉシリサイドの代わりにＴｉ合金シ
リサイドを形成することによって、従来は制約されてい
た温度条件のマージンを大きく設定することができるの
で、シリサイドのデバイスプロセスへの応用範囲が広が
る上、プロセスマージンを大きく設定して、歩留まりの
向上を行うことができるという効果を有する。
【００３８】また、Ｔｉ合金シリサイドに用いるＴｉ合
金の種類および、Ｔｉ合金を成膜する方法も１種類に限
られないので、適用範囲が広い。
金の種類および、Ｔｉ合金を成膜する方法も１種類に限
られないので、適用範囲が広い。
【図１】本発明の第１の実施例における半導体装置の製
造工程を示す断面図
造工程を示す断面図
【図２】本発明の第２の実施例における半導体装置の製
造工程を示す断面図
造工程を示す断面図
１ Ｓｉ基板 ２ 素子分離領域 ３ 拡散層 ３１ アモルファス化層 ４ ゲート酸化膜 ４１ サイドウォール酸化膜 ５ ポリシリコンゲート ６ Ｔｉ合金 ６１ Ｔｉ合金シリサイド ６３ シリサイド化されていないＴｉ合金
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−32067（ＪＰ，Ａ) 特開 平６−244137（ＪＰ，Ａ) 特開 平５−347271（ＪＰ，Ａ) 特開 平６−61177（ＪＰ，Ａ) 特開 平５−267220（ＪＰ，Ａ) 特開 平２−96374（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 H01L 29/46 H01L 21/88
Claims (5)
- 【請求項１】シリコンおよびポリシリコンのうちの少な
くとも一方の表面に、Ｔｉシリサイドよりも耐熱性の高
いＴｉ合金シリサイドを有し、前記Ｔｉ合金シリサイド
に用いるＴｉ合金が、ＴｉＭｏ、ＴｉＴａまたはＴｉＶ
のうちのいずれか１つである半導体装置であって、 前記Ｔｉ合金のそれぞれにおけるＴｉ中の不純物原子濃
度が、それぞれ０．１≦Ｍｏ濃度≦１０、０．１≦Ｔａ
濃度≦５または０．１≦Ｖ濃度≦３である半導体装置。 - 【請求項２】酸化膜、シリコンおよびポリシリコンの表
面の全体にＴｉＭｏ、ＴｉＴａまたはＴｉＶのうちのい
ずれか１つのＴｉ合金を形成して、前記シリコン上およ
び前記ポリシリコン上のみにシリサイド反応を起こす半
導体装置の製造方法において、 第１のガスおよび第２のガスを導入して化学気相法で前
記Ｔｉ合金を成膜する第１の工程と、 ランプアニールによって前記シリコン上および前記ポリ
シリコン上の前記Ｔｉ合金にシリサイド反応を起こして
前記ＴｉＭｏ、ＴｉＴａまたはＴｉＶのうちのいずれか
１つにＴｉ合金シリサイドを形成する第２の工程と、 前記酸化膜上のシリサイド化されていない部分をウェッ
トエッチングによって除去し、前記Ｔｉ合金シリサイド
を前記シリコン上および前記ポリシリコン上のみに形成
する第３の工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項３】酸化膜、シリコンおよびポリシリコンの表
面の全体にＴｉＭｏ、ＴｉＴａまたはＴｉＶのうちのい
ずれか１つのＴｉ合金を形成して、前記シリコン上およ
び前記ポリシリコン上のみにシリサイド反応を起こす半
導体装置の製造方法において、 第１のガスを導入して化学気相法でＴｉ薄膜を成膜する
第１の工程と、 前記第１の工程の後に第２のガスを導入して化学気相法
で前記Ｔｉ合金を成膜する第２の工程と、 ランプアニールによって前記シリコン上および前記ポリ
シリコン上の前記Ｔｉ合金にシリサイド反応を起こして
前記ＴｉＭｏ、ＴｉＴａまたはＴｉＶのうちのいずれか
１つにＴｉ合金シリサイドを形成する第３の工程と、 前記酸化膜上のシリサイド化されていない部分をウェッ
トエッチングによって除去し、前記Ｔｉ合金シリサイド
を前記シリコン上および前記ポリシリコン上のみに形成
する第４の工程とを有し、 前記第１の工程が、前記シリコン上および前記ポリシリ
コン上の自然酸化膜を前記Ｔｉ薄膜によって還元し、前
記Ｔｉ合金のシリサイド反応を助長することを特徴とす
る半導体装置の製造方法。 - 【請求項４】前記Ｔｉ合金のそれぞれにおけるＴｉ中の
不純物原子濃度を、それぞれ０．１≦Ｍｏ濃度≦１０、
０．１≦Ｔａ濃度≦５または０．１≦Ｖ濃度≦３とする
請求項２または請求項３に記載の半導体装置の製造方
法。 - 【請求項５】前記第１のガスとしてＴｉＣｌ４ を用
い、前記第２のガスとして、ＴａＣｌ４ または他のＴ
ａ化合物、Ｖ化合物、Ｍｏ化合物のうちのいずれか１つ
を用いる請求項２または請求項３に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08131977A JP3076243B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置および該半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08131977A JP3076243B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置および該半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09320985A JPH09320985A (ja) | 1997-12-12 |
| JP3076243B2 true JP3076243B2 (ja) | 2000-08-14 |
Family
ID=15070662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08131977A Expired - Fee Related JP3076243B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置および該半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3076243B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4666339B2 (ja) * | 2004-05-14 | 2011-04-06 | 株式会社トリケミカル研究所 | 導電性バリア膜形成材料、導電性バリア膜形成方法、及び配線膜形成方法 |
| JP5170590B2 (ja) * | 2010-12-08 | 2013-03-27 | 株式会社トリケミカル研究所 | 導電性バリア膜形成材料、導電性バリア膜形成方法、及び配線膜形成方法 |
| JP5170589B2 (ja) * | 2010-12-08 | 2013-03-27 | 株式会社トリケミカル研究所 | 導電性バリア膜形成材料、導電性バリア膜形成方法、及び配線膜形成方法 |
-
1996
- 1996-05-27 JP JP08131977A patent/JP3076243B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09320985A (ja) | 1997-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100530401B1 (ko) | 저저항 게이트 전극을 구비하는 반도체 장치 | |
| US6136699A (en) | Method of manufacturing semiconductor device using phase transition | |
| JPH08116054A (ja) | コバルトシリサイド膜より成る半導体装置及び該装置の製造方法 | |
| US6114765A (en) | C49-structured tungsten-containing titanium salicide structure and method of forming the same | |
| JP3009979B2 (ja) | 半導体装置及びその製造方法 | |
| US5869397A (en) | Method of manufacturing semiconductor device | |
| JP3076243B2 (ja) | 半導体装置および該半導体装置の製造方法 | |
| JP3262676B2 (ja) | 半導体装置 | |
| JP3216807B2 (ja) | 半導体装置の製造方法 | |
| JP3033526B2 (ja) | 半導体装置の製造方法 | |
| JP3376158B2 (ja) | 半導体装置の製造方法 | |
| US5877085A (en) | Method of manufacturing semiconductor device | |
| JPH05304108A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH10335265A (ja) | 半導体装置の製造方法 | |
| JP2006114633A (ja) | 半導体装置の製造方法 | |
| JPH0878358A (ja) | 半導体装置の製造方法 | |
| JP2900897B2 (ja) | 半導体装置の製造方法 | |
| JPH05166752A (ja) | チタンシリサイド層の形成方法 | |
| US20010019159A1 (en) | Local interconnect structure for integrated circuit devices, source structure for the same, and method for fabricating the same | |
| KR100525085B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| JPH10229052A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3259357B2 (ja) | 半導体装置 | |
| JPH10335261A (ja) | 半導体装置の製造方法 | |
| JPH10256191A (ja) | 半導体装置の製造方法 | |
| JPH05136398A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981222 |
|
| LAPS | Cancellation because of no payment of annual fees |